[发明专利]高速和低功率SRAM宏架构和方法

权利要求书

1.一种用于控制集成电路器件内的源晶体管的电路，包括：

类型为电源或地或者电源和地的组合的至少一个源晶体管，其被配置用于向集成电路器件内的逻辑晶体管选择性地供电；以及

装置，用于响应于所述集成电路器件的工作模式的改变而调制所述源晶体管的状态以在接通所述逻辑晶体管之前接通所述源晶体管。

2.如权利要求1所述的电路，其中所述逻辑晶体管包括锁存器或输出级。

3.如权利要求1所述的电路，其中所述源晶体管向所述集成电路内的输出级或锁存器或者锁存器和输出级的组合供电。

4.如权利要求1所述的电路：

其中用于调制所述源晶体管的状态的所述装置包括一电路，该电路被配置用于接收选择信号并且在将所述选择信号经过第二路径延迟传送给所述逻辑晶体管之前将所述选择信号经过第一路径延迟传送给所述源晶体管；并且

其中所述第一路径延迟小于所述第二路径延迟，以便在激活所述逻辑晶体管之前稳定源功率。

5.如权利要求4所述的电路，其中所述选择信号包括片选或块选信号。

6.如权利要求1所述的电路，其中用于调制所述源晶体管的状态的所述装置包括一电路，该电路被配置用于使用异步和同步信号之间的时序差在所述器件的逻辑晶体管之前激活所述源晶体管。

7.如权利要求6所述的电路，其中所述异步信号被配置用于响应于正的器件建立时间而在所述同步信号之前到达。

8.如权利要求6所述的电路，其中所述异步信号是片选信号或块选信号，且所述同步信号是时钟信号或与所述时钟同步的信号。

9.如权利要求6所述的电路，其中所述异步信号适于调制第一逻辑组的源晶体管的状态，且所述同步信号适于调制第二或后续逻辑组的源晶体管的状态。

10.如权利要求1所述的电路，其中用于调制所述源晶体管的状态的所述装置包括一电路，该电路用于控制足以支持正常器件动作的电压电平和低功率不活动电压电平之间的源功率。

11.如权利要求10所述的电路，其中所述电路包括误差放大器，该误差放大器的输出电平由基准电压控制，并且该误差放大器的动作状态由器件选择信号或块选信号确定。

12.如权利要求1所述的电路，还包括用于在所述逻辑晶体管被关断之后将所述源晶体管保持在接通状态一时间段的装置。

13.如权利要求12所述的电路，其中用于将所述源晶体管保持在接通状态的所述装置包括一电路，该电路被配置用于一旦接收到活动的选择信号就激活所述源晶体管，并且被配置用于在所述选择信号返回不活动之后将所述源晶体管的去激活延迟期望的时间段。

14.如权利要求13所述的电路，其中所述造选择号包括片选或块选信号。

15.一种用于控制集成电路器件内的源晶体管的电路，包括：

至少一个源晶体管，其被配置用于向具有逻辑晶体管的集成电路器件选择性地供电；

其中所述源晶体管被配置为电源晶体管、地源晶体管或者电源晶体管和地源晶体管两者的组合，以及

装置，用于响应于所述集成电路器件的工作模式的改变而调制所述源晶体管的状态以在所述逻辑晶体管被关断之后接通所述源晶体管并将所述源晶体管保持在接通状态一时间段。

16.一种用于控制集成电路器件内的源电压的电路，包括：

锁存电路，其具有被耦合以便保持二进制状态并且被配置用于被存取以便以存取模式读或写的至少两个逻辑晶体管；

类型为电源或地的至少一个源连接，通过其可保持有效源电势；以及

用于将所述源连接从低功率不活动电压电平驱动至正常存取电压电平的装置；

其中所述正常存取电压电平被配置用于支持所述器件中的正常器件读和写存取。

17.如权利要求16所述的电路，其中所述低功率不活动模式包括以数据保持或不以数据保持实施的待命或空闲模式。