[其他]带有非饱和的牵引晶体管以避免热电子效应的多相时钟缓冲组件

说明书

本发明为产生具有快速上升及下降时间的多重相位互补时钟信号的时钟信号缓冲电路。其中应用了互补晶体管技术，并利用了限流电阻使其工作于非饱和的线性区，最大限度地利用固有栅一漏和栅一源极间电容的自举效应取消了外加自举电容。同时，使用了驱动信号来控制晶体管的开关工作状态。电路减少了“热电子”效应及由此带来的噪声和电源消耗及制作芯片的困难，提供了大电流输出能力的时钟信号，为大规模微处理器集成电路芯片的生产设计提供了条件。

本发明涉及了一般的时钟缓冲电路领域，尤其着重涉及了多重相位时钟信号缓冲电路。

在数字装置中，尤其是在微处理器和需要同步各种操作的其他设备中，通常采用标准时钟或定时信号来实现装置中各电路部分的同步工作。用于传输时钟控制信号的导线或传输线，因需联接至各个需同步工作的电路，使得导线往往过长。由于传输定时信号的导线具有一定长度及由定时信号激励的各电路元件，导致产生时钟信号的电路的容性负载大，因此，其电路必须能提供较大的电流以保证时钟控制信号有较陡的上升沿及下降沿。在集成电路芯片中，由于要求使有源器件尽可能地小（它限定了从器件中可得到的电流量），使得上述问题更加严重。典型地说，定时信号开始是由一双稳态触发器或是一组双稳态触发器连接以产生内在相关的多相输出信号。由于现在的微处理器时钟信号所需的双稳态触发器的开关速度通常不能提供快速的上升和下降时间所需要的充足的电流，故来自触发器的输出信号作为使能信号被传送到一缓冲电路，该电路包括足够产生具有所要求电流的时钟信号晶体管，来自缓冲器的输出信号包括传输到整个装置中的各同步电路中去的时钟控制信号。

由于时钟信号缓冲电路须提供较大的电流，其时钟缓冲器的设计在超大规模集成技术的芯片设计中占重要部分。在这些芯片上既要有许多微处理单元和必须提供相互同步的几种不同相位的时钟信号缓冲电路，此时问题更大。双稳态触发器不仅提供同步的使能信号而且缓冲电路也必须同步以确保产生的时钟控制信号达到所希望的上升和下降特性要求。在先前的时钟信号电路中，时钟缓冲器电路是采用自举技术来提高缓冲器电路的输出信号电压电平以达到所需的标定输出电压值。在这种自举技术中，牵引和下拉场效应晶体管串联连接在正电源与地之间。一自举电容被连接在牵引晶体管的栅极端并在两晶体管的结点处取出输出时钟信号。将一使能信号加于牵引晶体管的栅极上。当时钟信号处于接地电平时，下拉晶体管接通，而牵引晶体管截止。当来自触发器时钟信号发生器的使能信号开始处于上升时，导通牵引晶体管，使时钟信号上升。由于在这一时刻牵引和下拉晶体管均处于导通状态（被称为“重叠”状态），其时钟信号的电压电平在地电位之上略有增加。在此期间，连接到牵引晶体管栅极的电容开始充电。随后，牵引晶体管的栅极被隔离，而下拉晶体管截止，并导致牵引晶体管的栅极电位上升到电源电位之上，同时从两管之间的结点处的电位取出时钟信号，其电位上升到电源电位。

然而，上述先前的自举技术中存在若干问题。当牵引和下拉晶体管都导通时，流过两管的重叠电流很大。而且，所需的自举电容占据了很大的芯片面积，减少了大量可用作其它电路的芯片面积量。

另外，由于牵引晶体管工作于饱和状态，晶体管沟道中电子受与饱和状态时漏源高电压有关的高电场作用，使电子在衬底中加速，甚至从衬底穿过绝缘栅极氧化层。这种现象被称为“热电子”效应。穿过衬底的电子引起了全芯片其余部分的信号噪声问题。同时，由于增加了开启晶体管所需的阈电压所以穿过绝缘栅氧化层的电子导致了晶体管工作性能的下降。由于该工作性能的下降，以及随时间变化，同时晶体管与晶体管的特性不尽相同，可能导致芯片可靠性的无法想象的下降。

诸如此类的问题可由提供一个新的经改进了的用于集成电路芯片的时钟缓冲电路来得到校正，其电路接受一系列由触发器电路产生的具有预置相位关系的使能信号，并产生一系列具有相同相位关系的输出时钟信号，以被传输至芯片上其它电路中。

新型的时钟缓冲电路包括一自举电路，它具有一电阻器，一串联连接于正电源与地之间的牵引和下拉晶体管。来自触发器电路的使能信号接到牵引晶体管的栅极对应于其它时钟相位信号的控制电路与下拉晶体管栅极相联。在两管结点处输出时钟信号。