[其他]正码速调整减小抖动的方法及装置

说明书

本发明用于码速调整减小等候抖动技术是一种数字复接码速调整技术。本发明利用塞入比和等候抖动的关系，用塞入比为ρ₁和塞入比为ρ₂的两次特定的调整来代替塞入比为ρ的一次调整，达到减小等候抖动的目的。在国际电信联盟建议的各次群正码速调整帧结构上，采用本发明可将输出抖动最大峰峰值由百分之几十单位码元减小到百分之几单位码元，而增加的设备量可以忽略。本发明可用于各次群正码速调整复接器。

本发明是一种用于数字复接的码速调整技术及其实现装置。

输出抖动大小是码速调整数字复接的主要技术指标。在数字复接器中普遍采用了正码速调整技术。国际电联（CCITT）已建议正码速调整的输出抖动在20ui%到35ui%之间。

数字通信的许多业务，如图象、载波等对抖动指标的要求是很严格的。CCITT已建议的正码速调整输出指标不能完全满足这种要求。同时，抖动在数字系统中是随码速调整转接次数的增加而线性积累的，CCITTG703建议规定了系统总抖动不能大于150ui%的容限，这种容限限制了已有的正码速调整器在需要频繁转接的数字系统中的应用。因此，需要研究如何减小码速调整输出抖动。国际电联（CCITT）1984年国际会议把如何减小码速调整输出抖动问题列入了1985-1988年研究期的研究课题。为减小正码速调整抖动，日本专利JP昭56-21440（A）公开的一种多级同步的正码速调整方法，其装置的码速调整端由同步脉冲发生器、调整控制及指示形成电路、相位比较器、缓冲存储器等组成的两个完整的、各自实现同步的正码速调整装置串接而成;码速恢复端则是由载信时隙恢复电路、缓冲存储器、锁相环等组成的两个完整的正码速恢复装置串接而成。第一级正码速调整装置的输入被同步信号是F_i，输出同步化信号F_o'和塞入指示S₁，第二级正码速调整装置则以F_o'为输入被同步信号，输出同步化信号是F_o和塞入指示S_a。为进行第一级同步化处理，设计了一个帧结构及其塞入比S_r1，在调整时，Sr₁随着输入F_i随机变化，实现同步。为进行第二级同步化处理，必须再设计一个与第一级完全不同的帧结构和一个塞入比Sr₂，在调整时，Sr₂随着F_o′随机变化，实现同步;码速恢复时，两级码速恢复装置分别对应两级塞入同步调整进行码速恢复。若Sr₁＝q₁/P₁，Sr₂＝q₂/P₁（p₁、q₁、p₂、q₂为整数且互质），则这种调整方法的输出抖动峰峰值Sr′＝1/P₁+1/P₂（ui）。由于第一级帧结构参数和第二级帧结构参数可以灵活设计，因而可仔细设计这些参数以减小等候抖动，该装置的抖动峰峰值Sr′可小到0.09ui，这种方法的缺点是：（1）由于采用了两个各不相同的正码速调整帧结构（且不同于CCITT建议的正码速调整帧结构），进行两级塞入同步调整，不存在一个与两级塞入比相关的总塞入比，所以码速恢复端必须有两级码速恢复装置分别对两级塞入同步进行码速恢复，而世界通用的正码速调整装置只有一级码速恢复，故这种方法不能与现有的且已形成世界通用标准的正码速调整兼容，这就大大地限制了它的实用性。（2）设备量大，比通用的正码速调整装置增加了一倍。

本发明的目的是要减小正码速调整的输出抖动。