[发明专利]电平信号加扰装置

说明书

本发明涉及电子通讯产品功能单板的测试工具，特别是一种电平信号加扰装置。

在电子通讯产品的研发过程中，对单板稳定性、可靠性的测试是必不可少的。目前在单板性能测试过程中，一些异常情况往往不易模拟。比如要模拟时钟瞬间丢失，往往需要割线操作，这种方法的缺点：一是破坏了单板，再者瞬断时间不易控制。特别是模拟时钟线上出现毛刺的情况，更是不易做到。

本发明的目的在于提供一种电平信号加扰装置，借助它可直接对正在运行的单板系统实施加扰，检验单板或系统的抗干扰能力、可靠性及稳定性。

本发明的电平信号加扰装置，主要包括：

一个控制电路，用于根据其输入端的两个拨码开关输入值设定加扰定时时间、选择触发方式及确定加扰信号的起始时刻；

以及对外提供大的输出电流的若干路拉低电子开关和吸收大的电流的若干路拉高电子开关，所述拉低电子开关和拉高电子开关的控制端均连接于所述控制电路的输出端，各电子开关输出可直接接到被测电路的信号上，对正在运行的单板系统进行信号加扰测试。

本发明为电子产品容限测试提供了一种新的测试工具，其使用方便，可直接对正在运行的单板系统实施加扰，检验单板或系统的抗干扰能力和可靠性、稳定性。应用本电平信号加扰装置进行加扰测试时，不需要对被测试单板进行割线等操作，可直接把干扰信号加在被测试信号上，能方便地模拟时钟瞬断、毛刺等异常情况，并且可以在一定程度上可以控制加扰的位置。

经过实验，证明本测试工具方案是可行的，可以方便地进行电子、通讯等电子产品功能单板的信号加扰测试。

本发明的附图说明如下：

图1为本电平信号加扰装置的原理图；

图2为其拉低电子开关实施例电路图；

图3为其拉高电子开关实施例电路图。

如图1所示，装置包括：控制电路，以及连接在控制电路输出的若干路拉低电子开关和若干路拉高电子开关，所述拉低电子开关和拉高电子开关的控制端均连接于所述控制电路的输出端。电子开关输出可直接接到被测电路的信号上，对正在运行的单板系统进行信号加扰测试。

所述控制电路包括：确定加扰信号的起始时刻的定时器C1，控制加扰时间长短的加扰定时器C2，定时器C1的输出连接于加扰定时器C2的输入端；方式及定时控制模块，它的两个输出端分别接定时器C1和加扰定时器C2，用于定时时间输入和触发方式的选择；多路选择器，在方式及定时控制模块控制控制下，用以选择其输入端的触发信号，启动定时器C1工作；以及连接于多路选择器的比较器，用于比较8路输入逻辑信号与逻辑设定电路的设定值。

定时器C1用于延时(有触发信号后，延时一段时间再加扰)，定时器C2用于控制加扰时间长短。方式及定时控制模块主要完成定时时间输入，触发方式选择功能。多路选择器用于选择触发信号，3选1，由方式及定时控制模块来控制进行选择。

比较器将8路输入电平与逻辑设定值进行比较，相等时输出高，否则输出低。当采用外部逻辑触发时，拨码开关B1需设成外部触发逻辑值，当外部输入逻辑电平等于设定值时，就可触发定时器工作，完成定时加扰。可完成外部8路的组合逻辑输入检测。

拨码开关B1为8位，拨码开关B2为4位。设定定时时间时，按钮开关N1用来锁定定时时间数据(即拨码开关B1代表的值)。在加扰方式下，用作手动触发信号输入。拨码开关B2是用于方式控制，拨码开关B1用于输入数据，与B2配合可输入延时时间，加扰时间。拨码开关B1、B2和按钮开关N1分别与触发方式及定时模块连接，拨码开关B2同时连接到比较器输入端的逻辑设定模块输入端。

为简化电路设计，在典型实施例中上述控制电路可采用XC95288逻辑芯片等。

控制电路的输出设置有8路拉高电子开关和8路拉低电子开关，目的是组合起来可完成对某个8位寄存器的加扰，并把此寄存器置成一个任意8位数。

电子开关的输出端设置一个探针P1，探针P1能通过跳线器选择连接到拉高输出端H1或拉低输出端L1，主要目的为方便加扰，只要将探针P1点到被测点上，即可实施加扰。

8路拉高加扰输出和8路拉低加扰输出的电子开关均采用开关三极管。拉低控制开关K1--K8三极管电路如图2所示。三极管发射极接地，基极通过限流电阻接C端，其中C端是逻辑芯片的加扰定时器C2的输出信号，对外加扰时是高电平，时间长度等于加扰定时时长；不对外加扰时是低电平，相当于关断开关。

加扰原理是把被测信号瞬间短路到一个有较大的驱动能力的低电平(或高电平)，以强行把被测信号拉低(或拉高)一段时间，完成加扰。