[发明专利]计算机系统无效

专利信息
申请号: 00806553.5 申请日: 2000-04-17
公开(公告)号: CN1348561A 公开(公告)日: 2002-05-08
发明(设计)人: 关一 申请(专利权)人: 关一
主分类号: G06F9/34 分类号: G06F9/34;G06F9/38
代理公司: 永新专利商标代理有限公司 代理人: 黄剑锋
地址: 日本*** 国省代码: 暂无信息
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摘要:
搜索关键词: 计算机系统
【说明书】:

技术领域

本发明是关于高速处理用堆栈机器的机器语言描述的程序的新结构的计算机系统。

背景技术

在现有的堆栈机器中,指令的执行基本上按程序上的顺序(in-order)进行。即,堆栈机器上的运算指令指示:从操作数堆栈弹出源数据,执行运算,将该运算结果压入操作数堆栈等操作,依次执行这种指令连锁写入的程序。

在这种现有堆栈机器中,由于按照程序上的顺序(in-order)执行,所以具有控制结构简单的优点,但是问题是处理速度受到制约。

为此,曾提出了用out-of-order(不按顺序)处理由堆栈机器的机器语言描述的程序的计算机方式。例如,在日本特公平2-260082号,美国专利第5522051号、美国专利第5333320号及美国专利第5765014号中的处理器单元。在这些说明书中所示的处理器在提高处理性能方面是不充分的,同时在保证正确的例外处理方面存在问题。

本发明为了解决上述问题,其目的在于提供一种计算机系统,可保证正确的例外处理,可以不按顺序(out-of-order)对由堆栈机器的机器语言描述的程序进行更有效地处理。

发明的公开

本发明所述的计算机系统,具有:数据高速缓冲存储器;数据缓冲器;在各个入口写入数据的综合寄存器文件;在各个入口写入综合寄存器文件的入口地址的前进指针堆栈和结束指针堆栈;在各个入口写入各个指令内容的构成FIFO(先进先出)队列的指令缓冲器;包含进行运算的运算单元和存取和数据缓冲器以及数据高速缓冲器的装入/存储单元的功能单元群;在综合寄存器文件和功能单元群之间,将数据连同综合寄存器文件的入口地址进行分配的共用数据总线。上述各种功能单元,都具有适当数量的保留站。

在过去的堆栈中,堆栈为......、字1、字2、字3、字4(右端是栈顶)的状态,在本发明所述的计算机系统中所对应的状态为,指针堆栈是......、[a]、[b]、[c]、[d](右端是栈顶),入口地址是[a]、[b]、[c]、[d]的综合寄存器文件的各个入口分别保持字1、字2、字3及字4。

本发明所述的计算机系统中,每当指令被译码时,对应指令的内容,操作前进指针堆栈以及综合寄存器文件,同时将指令的内容写入指令缓冲器,在需要的时候,写入适当功能单元空置的保留站上。此时,对指令所规定的操作数堆栈的堆栈操作,同样也适用于前进指针堆栈。这里,对1字数据的操作数堆栈的压入操作,在本发明所述的计算机系统仿真时,只要对需要保持该数据的综合寄存器文件空着的1个入口进行分配,将这个入口的地址压入前进指针堆栈就可以。

也就是说,在译码的指令中,对操作数堆栈规定弹出操作时,从前进指针堆栈只弹出与应弹出语句数相同数量的综合寄存器文件的入口地址。在译码的指令中,对操作数堆栈规定压栈操作时,只分配和应压入语句数相同数量的综合寄存器文件空着的入口地址,将上述分配的综合寄存器文件入口地址,压入前进指针堆栈。而且,如果是伴有弹出/压栈操作的指令,则将译码的指令内容连同被弹出/压入的综合寄存器文件的入口地址,写入指令缓冲器。功能单元的指令需要运行时,将写入指令缓冲器的指令内容,也写入适当功能单元空着的保留站上。

当读出从前进指针堆栈弹出入口地址的综合寄存器文件入口的各个内容,数据已经写入时,过后,将入口地址和数据送往共用数据总线。

对于写入保留站的指令,原则上,按照以下顺序进行工作。在各个保留站,比较应保持写在保留站里的源数据的综合寄存器文件的入口地址和通过共用数据总线送进来的数据,如果一致,就取出数据。需要的源数据齐全以后,开始运行指令。译码时,如果是向前进指针堆栈压入综合寄存器文件入口地址的指令,将功能单元上运行结果得到的数据,连同这个被压入的综合寄存器文件入口地址,放置在共用数据总线上。在综合寄存器文件中,依据通过共用数据总线送来的内容,进行数据写入。

当该指令缓冲器中队列的起始入口所保持的指令可以结束,或者已经结束时,根据该队列的起始入口的内容,操作该结束指针堆栈,使该保持的指令译码时该前进指针堆栈的动作再现,从该队列解除起始的入口,

依据弹出操作,解除在该结束指针堆栈中结束了地址保持的该综合寄存器文件入口的分配。

附图的简要说明

第1图是表示本发明所涉及的最佳计算机系统的基本构成的方框图。

第2图表示前进指针堆栈及结束指针堆栈的构成图。

第3图表示综合寄存期文件的各个入口的详细构成图。

第4图表示指令缓冲器的构成图。

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