[发明专利]信号处理电路

说明书

本发明一般来说涉及数字／模拟(D／A)转换器或模拟／数字(A／D)转换器，本发明具体来说涉及使用较低频率的晶体时钟源但不会遭受由于时钟抖动引起的明显性能下降的转换器。

在数字／模拟(D／A)转换器电路中，期望的是使用低精度部件得到高精度的转换。为了满足这一目的，通常使用∑-△调制器。具体来说，∑-△转换器允许使用标准的较低精度的部件实施高分辨率信号至较低分辨率信号的转换。图1就表示出一个说明性的∑-△转换器电路，用标号100概括表示之。∑-△转换器电路100包括一个∑-△调制器102和一个数字／模拟转换器(DAC)106。

∑-△调制器102包括积分器108和110、量化器116、加法器118、和反馈回路中的一个增益系数模块112。量化器116的输出作为负反馈提供给加法电路118和增益系数模块112的输入端。增益系数模块112的输出作为负反馈提供给另一个加法电路114。加法电路114的另一个输入端接收数字输入信号120。例如，数字输入信号120可以是以一个定序的数据流提供的17位的用户数据。量化器116例如可以是一个3位的量化器。积分器108的输入端连接到加法电路模块114的输出端。积分器108的输出端连接到加法器118的输入端。加法器118的输出端连接到加法电路模块110的输入端。加法电路模块110的输出端驱动量化器116的输入端。

时钟源104为数字／模拟转换器106计时。时钟电路104一般情况下要求有一个高精度的晶体，例如55．2兆赫兹的晶体122，为数字／模拟转换器106计时。这种高频晶体是有缺点的，因为高频晶体一般是极其昂贵，并且因此限制了加入这种高频晶体的产品的市场接受能力。

减少图1计时电路的成本的一种途径是在计时电路中使用低频晶体，并且使用锁相回路(PLL)倍频器。例如，图2表示的就是一个现有技术的∑-△转换电路200，其中使用具有一个慢速的较低成本的27．6兆赫兹晶体222的计时电路204，这个晶体与55．2兆赫兹晶体是不同的。为了实现和图1所示的电路相同的时钟速度(55．2兆赫兹)，在时钟电路204的输出端提供一个锁相回路(PLL)时钟倍频器205。在图2中，锁相回路(PLL)时钟倍频器205的输出端提供到数字／模拟转换器206的时钟输入端。在图2中，PLL是需要的，因为如果时钟速度减小1倍，∑-△转换电路的信噪比将要明显下降。

虽然图2的电路对于成本问题可能是一个可以采纳的解决方案，但是，图2中PLL205的设计和可制造性使这个解决方案不那么引人入胜。图2增加了需经过锁相回路时钟倍频器205的复杂性。引入锁相回路时钟倍频器205的另一个缺点是：它还引入了不期望出现的整个数字／模拟转换器电路信号的宽频谱的时钟抖动。在数字／模拟转换器时钟信号上的时钟抖动在频域中将和输入到数字／模拟转换器的数字输入数据混合，使转换器的噪声本底状态严重恶化。对于∑-△转换电路，限制这一恶化出现的时钟抖动要求是极其严格的，需要艰难的PLL设计。因此，虽然图2的电路解决了和转换电路有关的成本问题，但却又产生了设计和可制造性的问题。

例如，图3表示功率谱密度(PSD)相对于频率的一个说明性的x-y曲线。曲线300代表图2中∑-△转换电路200的特征。曲线300表示量化噪声302的功率谱和锁相回路引起的时钟抖动304的功率谱。锁相回路(PLL)引起的时钟抖动来源于锁相回路205的性能缺陷。量化噪声302来源于在3位的量化器216的输出端17位输入流向3位数据流的转换。

如图3所示可见，在量化噪声302和锁相回路引起的时钟抖动304之间有一个明显的重叠。如在本领域中所公知的那样，可以用数学方法模拟数字／模拟转换的过程，以使在数字／模拟转换器中存在一个时钟抖动与数字数据的“混合”。这个混合的功能等效于卷积时钟抖动谱和数字数据谱，结果可以得到数字模拟转换器的一个输出信号谱。在这个过程中，时钟抖动谱将与量化噪声谱在一个相近的频区组合，并且提高了信号频带中的噪声本底接近直流。这就是说，量化噪声和锁相回路引起的噪声在数字／模拟转换过程中不期望地混合起来，导致在DAC206的输出端信号质量的下降，在某些情况下，已测得的这种信号质量下降高达40分贝。

因此，使用较高频率的晶体受到成本的限制，而使用较低频率的晶体和PLL将导致宽带时钟抖动的产生，引起数字／模拟转换过程的性能恶化。