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[发明专利]半导体器件、测试装置、以及测试方法-CN200580045992.9无效
发明人：山崎真;松村英宜 -专利权人：爱德万测试株式会社
申请日： 2005-11-24 - 公布日： 2008-01-02 - 主分类号： G01R31/317 文献下载
摘要：本发明提供一种半导体器件，是测试设置在内部的被测配线的延迟时间的半导体器件。此半导体器件包括：循环路径，在路径上设置了被测配线；延迟元件，让输入信号只延迟规定时间；延迟选择部，用于切换是否在循环路径上连接延迟元件；循环延迟测试部，用于测量循环路径延迟时间；第1门延迟计算部，其从在循环路径上连接了延迟元件时的循环路径延迟时间，减去在循环路径上未连接延迟元件时的循环路径延迟时间，而计算出延迟元件的延迟时间；第2门延迟计算部，其基于延迟元件的延迟时间，而计算出在循环路径上连接的逻辑电路的延迟时间；以及，配线延迟计算部，用于计算被测配线的延迟时间
半导体器件测试装置以及方法

[发明专利]一种存储多路径选路方法及装置-CN202111279199.2在审
发明人：王勇 -专利权人：新华三大数据技术有限公司
申请日： 2021-10-31 - 公布日： 2022-03-11 - 主分类号： G06F3/06 文献下载
摘要：本申请涉及数据存储技术领域，特别涉及一种存储多路径选路方法及装置。该方法应用于主机，所述主机与存储服务器基于多路径存储，所述方法包括：统计所述多路径的路径延迟信息和所述多路径的平均路径延迟信息；基于各路径的路径延迟信息和所述多路径的平均路径延迟信息，分别判断所述各路径是否为高延迟路径，其中，若一条路径被标记为高延迟路径，则在后续选路时，不选择该路径作为存储路径使用；采用除被标记为高延迟路径之外的其它路径执行存储服务。
一种存储路径方法装置

[发明专利]延迟线结构的量测初始化路径以及执行量测初始化的方法-CN201210173607.0有效
发明人：亚伦·威利;马炎涛 -专利权人：南亚科技股份有限公司
申请日： 2012-05-30 - 公布日： 2013-08-14 - 主分类号： G11C29/14 文献下载
摘要：本发明公开了一种决定延迟线结构的量测初始化的量测初始化路径和于延迟线结构执行量测初始化的方法。所述量测初始化路径包含前向路径、第一输出路径及第二输出路径。所述前向路径包含互相串接的多个延迟级。所述第一输出路径耦接于所述前向路径的延迟级的至少一输出，其中延迟级的至少一输出向前馈入到所述前向路径。所述第二输出路径耦接于所述前向路径的延迟级的至少一输出，其中延迟级的至少一输出向前馈入到所述前向路径。当信号经由所述量测初始化路径来传递时，所述信号会接连经由所述前向路径的延迟级、所述第一输出路径的延迟级及所述第二输出路径的延迟级来传递，以执行量测初始化。所述量测初始化路径无需离开树,以确保更佳的准确性。
延迟线结构初始化路径以及执行方法

[发明专利]阻抗匹配调整方法和装置、延迟电容调整方法和装置-CN201310370077.3有效
发明人：苏敬尧;黄亮维;王士玮;何轩廷 -专利权人：瑞昱半导体股份有限公司
申请日： 2013-08-22 - 公布日： 2017-07-04 - 主分类号： H03H7/38 文献下载
摘要：本发明公开了阻抗匹配调整方法和装置、延迟电容调整方法和装置，其中，该通信装置具有多条阻抗路径可供选择。该方法包含有选取一初始阻抗路径；以及从该初始阻抗路径开始，利用一预定算法来检查该多条阻抗路径中的一部分阻抗路径以选择该通信装置的一最佳阻抗路径。一种用于一通信装置的延迟电容调整方法，其中该通信装置具有多条延迟电容路径可供选择。该方法包含有选取一初始延迟电容路径；以及从该初始延迟电容路径开始，利用一预定算法来检查该多条延迟电容路径中的一部分延迟电容路径以选择该通信装置的一最佳延迟电容路径。
阻抗匹配调整方法装置延迟电容

[发明专利]一种路径延迟故障模拟方法及装置-CN200810057433.5有效
发明人：向东;赵阳 -专利权人：清华大学
申请日： 2008-02-01 - 公布日： 2008-09-10 - 主分类号： G01R31/28 文献下载
摘要：本发明实施例公开了一种路径延迟故障模拟方法和装置，首先输入测试电路的电路拓扑结构以及测试电路中的可测路径延迟故障构成的故障集，并输入所述故障集中所有路径延迟故障对应的测试向量构成的测试向量集；根据所述故障集中各路径延迟故障对应的路径，构造选择路径电路；所述选择路径电路为测试电路中具有路径延迟故障的路径的等效电路；根据所述测试向量集中的各测试向量对所述测试电路进行后向故障模拟，并根据模拟得到的路径延迟故障修剪所述选择路径电路。本发明实施例提供的方案，可以在较短的时间内提供精确的路径延迟故障模拟结果，为芯片测试提供了可靠的路径延迟故障模拟方法。
一种路径延迟故障模拟方法装置

[发明专利]精确维持输入占空比的延迟电路-CN202080093447.1在审
发明人： S·S·查基拉拉;S·加拉尔 -专利权人：高通股份有限公司
申请日： 2020-12-04 - 公布日： 2022-09-02 - 主分类号： H03K5/133 文献下载
摘要：在某些方面中，延迟电路包括多路复用器、被耦合在延迟电路的输入与多路复用器的第一输入之间的第一延迟路径、以及被耦合在延迟电路的输入与多路复用器的第二输入之间的第二延迟路径。第一延迟路径包括第一延迟器件，第二延迟路径包括第一反相器、第二延迟器件和第二反相器。在其它方面，延迟电路包括锁存器，该锁存器包括第一输入、第二输入和输出。锁存器的第一输入被耦合到延迟电路的输入。延迟电路还包括被耦合在延迟电路的输入与锁存器的第二输入之间的延迟路径，其中延迟路径包括脉冲发生器和延迟器件。
精确维持输入延迟电路

[发明专利]在面向连接的通信网络上分布路径延迟数据的方法及相应设备和机器可读介质-CN201280076562.3有效
发明人： E.杜蒂;S.鲁菲尼;R.策卡特利 -专利权人：瑞典爱立信有限公司
申请日： 2012-08-22 - 公布日： 2018-07-13 - 主分类号： H04J3/06 文献下载
摘要：业务路径(N1‑N2‑N3‑N4)可设立在网络(4)上。通过使用业务路径的节点之间的控制平面信令消息(例如资源预留协议‑业务工程RSVP‑TE信令消息)来获得业务路径的路径延迟数据。路径延迟数据可以是指示业务路径的前向传送方向与反向传送方向之间路径延迟中的不对称的路径延迟不对称数据。沿业务路径的每个中间节点(N2,N3,N4)可形成用于转发到下游节点的信令消息，其包含由那个节点引起的路径延迟的一个或多个值，或累积的路径延迟值。路径延迟可来源于映射延迟、前向纠错(FEC)编码和传播延迟中的一个或多个。
路径延迟业务路径面向连接通信网络信令消息不对称反向传送方向机器可读介质控制平面信令资源预留协议传播延迟传送方向分布路径互连节点前向纠错下游节点延迟数据业务工程中间节点映射前向延迟转发网络

[发明专利]一种硬件木马检测方法及装置-CN201910157633.6有效
发明人：史江义;许志鹏;员维维;马佩军 -专利权人：西安电子科技大学
申请日： 2019-03-01 - 公布日： 2021-02-26 - 主分类号： G06F21/76 文献下载
摘要：所述方法包括：对正负样本芯片进行路径延迟信息采样，构建正负样本芯片路径延迟信息数据集；对待测芯片进行路径延迟信息采样，构建待测芯片路径延迟信息数据集；将正负样本芯片路径延迟信息数据集送入待训练的神经网络进行训练，得到神经网络硬件木马检测器；将待测芯片路径延迟信息数据集送入所述神经网络硬件木马检测器，提取待测芯片路径延迟数据的空间结构特征；将待测芯片路径延迟数据的空间结构特征作为时间序列，送入神经网络，提取待测芯片路径延迟数据的时间序列特征；将待测芯片路径延迟数据的时间序列特征送往分类器网络中，对待测芯片是否感染硬件木马及感染何种硬件木马进行判断。
一种硬件木马检测方法装置

[发明专利]时钟树状结构中路径时间延迟量的平衡方法-CN200810086129.3无效
发明人：刘宗信;林立镒 -专利权人：矽统科技股份有限公司
申请日： 2008-03-11 - 公布日： 2009-09-16 - 主分类号： G06F17/50 文献下载
摘要：本发明揭露一种集成电路设计的时钟树状结构中路径时间延迟量的平衡方法，主要包括下列步骤：(a)计算从根部元件至每一终点元件之间一部份的反相器的路径时间延迟值，将其中最大者定义为目标路径延迟值。(b)将每个终点元件的路径时间延迟值与邻近的终点元件的路径时间延迟值进行比较，并且将比较所得较高的路径时间延迟值分别记录于反相器以及根部元件。(c)将每个反相器的路径时间延迟值与目标路径延迟值进行比较。(d)将差值加入原始的反相器元件类型的路径时间延迟值。(e)将差值加入至该反相器下游的反相器中所记录的路径时间延迟值，以使时钟树状结构的时钟偏移量最小化。
时钟树状结构路径时间延迟平衡方法

[发明专利]集成电路裕度测量和故障预测设备-CN201880085236.6有效
发明人： E·兰德曼;S·科恩;Y·大卫;E·法尼;I·温特罗布 -专利权人：普罗泰克斯公司
申请日： 2018-11-15 - 公布日： 2023-04-04 - 主分类号： G01R31/3193 文献下载
摘要：本申请公开一种半导体集成电路(IC)，其包括信号路径组合器，该信号路径组合器包括输出路径和多个输入路径。该IC包括延迟电路，该延迟电路具有的输入电连接到输出路径，该延迟电路将输入信号延迟可变延迟时间以输出延迟的信号路径。该IC可以包括电连接到输出路径的第一存储电路和电连接到延迟的信号路径的第二存储电路。该IC包括比较电路，该比较电路将信号路径组合器的输出与延迟的信号进行比较，其中该比较电路包括比较输出，该比较输出以比较数据信号的形式提供到至少一个缓解电路。
集成电路测量故障预测设备

[发明专利]无线通信系统中用于路径选择与信号处理之装置-CN200510127645.2无效
发明人：邱钰书;王惠民;郭高岳;颜荣裕 -专利权人：财团法人工业技术研究院
申请日： 2005-12-07 - 公布日： 2007-01-24 - 主分类号： H04B1/707 文献下载
摘要：本发明揭示一种用于在多路径通道通信系统中操作之接收器，其特征是包含：耙式接收器，其通过结合来自多个通道路径之值解调已接收信号；路径延迟搜寻器，其用于在该已接收信号上定期地执行通道搜寻，以探测该多路径通道中的新路径延迟；多个路径延迟追踪器，这些追踪器用于在由该搜寻器执行之搜寻间追踪上述这些选择指派路径延迟；及控制器，其可操作以耦合该搜寻器及上述这些追踪器，用于当该选择指派路径延迟在该新路径延迟的预定限定值内时，以新路径延迟取代上述这些选择指派路径延迟中的一个
无线通信系统用于路径选择信号处理装置

[发明专利]延迟电路、延迟控制装置、存储器控制装置以及信息终端设备-CN201180050532.0无效
发明人：村上大辅 -专利权人：松下电器产业株式会社
申请日： 2011-10-20 - 公布日： 2013-06-19 - 主分类号： H03K5/14 文献下载
摘要：本发明所涉及的延迟电路(131)通过使输入信号延迟来生成延迟信号(153)，该延迟电路(131)具备被串联连接的第一延迟部(133)和第二延迟部(132)，第一延迟部(133)具有第一信号传递路径，按照第一延迟控制值(151)，通过对第一信号传递路径中的传递输入信号的信号传递路径进行切换，从而变更使输入信号延迟的第一延迟量，第二延迟部(132)具有第二信号传递路径，不切换传递输入信号的第二信号传递路径，而是按照第二延迟控制值(152)，来变更使输入信号延迟的第二延迟量。
延迟电路控制装置存储器以及信息终端设备

[发明专利]无线通信系统中的延迟分集-CN200380105048.9无效
发明人： W·范豪图 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2003-11-10 - 公布日： 2006-01-11 - 主分类号： H04B7/06 文献下载
摘要：多个发射天线呈现不同的延迟路径，并且多个接收天线呈现不同的延迟路径。发射天线路径之一的延迟不同于接收天线路径之一的延迟。在优选实施例中，发射天线路径之一使用非零值延迟部件，该非零值延迟部件的值不同于接收天线路径之一的非零值延迟部件的值。
无线通信系统中的延迟分集

[发明专利]一种动态计算链路聚合组切换路径所需延迟的方法及装置-CN201911311249.3在审
发明人：卢彥呈 -专利权人：苏州浪潮智能科技有限公司
申请日： 2019-12-18 - 公布日： 2020-05-22 - 主分类号： H04L12/709 文献下载
摘要：本发明公开一种动态计算链路聚合组切换路径所需延迟的方法及装置，中央控制单元定时向各个交换机发起路径延迟查找，获得各个交换机通过各自的不同链路组成员达到其他交换机所需路径延迟时间，并将所有路径延迟时间进行保存；交换机在不同链路组成员上切换封包流时，向中央控制单元查找相应路径延迟时间，根据所查找路径延迟时间设定所需延迟。本方案改善了旧有技术中链路聚合组路径切换采用固定延迟造成的封包重排列问题，采用的是根据当时环境实际探测取得的路径延迟误差，所以不会有封包重排列问题，进而网络传输效能不会因为路径切换导致大幅下降。
一种动态计算聚合切换路径延迟方法装置

[发明专利]用于低功率应用的可编程延迟电路-CN201680025441.4有效
发明人： S·斯里达尔;J·C·迪芬德弗;G·辛格;M·T·费彻 -专利权人：高通股份有限公司
申请日： 2016-03-10 - 公布日： 2020-11-20 - 主分类号： H03K3/03 文献下载
摘要：本文根据本公开的实施例描述了可编程延迟电路。在一个实施例中，一种延迟电路包括串联耦合的多个延迟级。延迟级中的每个延迟级包括延迟电路的前向路径上的延迟门，其中延迟门被配置为取决于相应的选择信号的逻辑状态来传递或阻止前向路径上的信号。延迟级中的每个延迟级还包括延迟电路的返回路径上的复用器，其中复用器被配置为取决于相应的选择信号的逻辑状态来传递返回路径上的信号或将前向路径上的信号路由至返回路径。延迟门和复用器的输出逻辑状态在延迟电路的延迟设置的改变期间可以维持静态以减少毛刺。
用于功率应用可编程延迟电路

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