“时钟输入电路”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果2682185个，建议您升级VIP下载更多相关专利

[发明专利]时钟输入电路-CN98103103.X无效
发明人：新行内健慈 -专利权人：日本电气株式会社
申请日： 1998-06-05 - 公布日： 1999-02-10 - 主分类号： H03K5/00 文献下载
摘要：一种用于便携式信息介质的时钟输入电路提供有低的功耗和延伸了该便携式信息介质的通信范围。该时钟输入电路通过该便携式信息介质的天线接收输入信号并且根据该输入信号产生时钟信号。另外,该时钟输入电路包括有一天线,一控制信号产生器,一选择电路和一时钟信号处理器。该衰减器接收输入信号并输出至少一个衰减信号。该控制信号产生器输入该输入信号并且根据该输入信号的幅值产生至少一个控制信号。该选择电路输入至少一个衰减信号及根据至少一个衰减信号和至少一个控制信号产生一输出信号。
时钟输入电路

[发明专利]时钟产生电路、多相开关变换器及其控制电路-CN202010159872.8在审
发明人：徐爱民;任远程;周逊伟 -专利权人：杰华特微电子(杭州)有限公司
申请日： 2020-03-06 - 公布日： 2020-05-29 - 主分类号： H03L7/16 文献下载
摘要：本发明公开了一种时钟产生电路、多相开关变换器及其控制电路，一种时钟产生电路，包括N个时钟电路，第一个时钟电路的第一端接收时钟输入信号，或者由第一个时钟电路产生时钟输入信号，根据时钟输入信号，所述第一个时钟电路的第二端产生时钟输出信号；第2～N个时钟电路包括：第一端：连接上一级控制电路的第二端，接收时钟输入信号；第二端：根据第一端的时钟输入信号，产生时钟输出信号；每个时钟电路对时钟输入信号进行锁相，并将时钟输入信号移相360/N度，产生时钟输出信号。本发明可以在较低的系统时钟频率下，可靠产生移相的时钟，设计简单。
时钟产生电路多相开关变换器及其控制电路

[实用新型]一种时钟分频电路、时钟生成网络及芯片-CN201320013211.X有效
发明人：张莹;郝晓东 -专利权人：大唐微电子技术有限公司
申请日： 2013-01-10 - 公布日： 2013-09-18 - 主分类号： H03K23/64 文献下载
摘要：本实用新型公开了一种时钟分频电路、时钟生成网络及芯片，包括：滤波电路、分频电路和分频时钟输出选择电路，滤波电路和分频电路均与分频时钟输出选择电路连接，其中：滤波电路包含外部时钟输入端和外部时钟输出端，外部时钟输入端与外部时钟源连接，外部时钟输出端与分频时钟输出选择电路连接；分频电路包含内部时钟输入端、分频数选择输入端、1.5分频时钟输出端、3分频时钟输出端和第三分频时钟输出端，内部时钟输入端与32M时钟源连接，1.5分频时钟输出端、3分频时钟输出端和第三分频时钟输出端分别与分频时钟输出选择电路连接；分频时钟输出选择电路包含分频数选择输入端、系统时钟输出端以及加解密时钟输出端。
一种时钟分频电路生成网络芯片

[实用新型]时钟产生电路、多相开关变换器及其控制电路-CN202020274406.X有效
发明人：徐爱民;任远程;周逊伟 -专利权人：杰华特微电子(杭州)有限公司
申请日： 2020-03-06 - 公布日： 2020-08-18 - 主分类号： H03L7/16 文献下载
摘要：本实用新型公开了一种时钟产生电路、多相开关变换器及其控制电路，一种时钟产生电路，包括N个时钟电路，第一个时钟电路的第一端接收时钟输入信号，或者由第一个时钟电路产生时钟输入信号，根据时钟输入信号，所述第一个时钟电路的第二端产生时钟输出信号；第2～N个时钟电路包括：第一端：连接上一级控制电路的第二端，接收时钟输入信号；第二端：根据第一端的时钟输入信号，产生时钟输出信号；每个时钟电路对时钟输入信号进行锁相，并将时钟输入信号移相360/N度，产生时钟输出信号。本实用新型可以在较低的系统时钟频率下，可靠产生移相的时钟，设计简单。
时钟产生电路多相开关变换器及其控制电路

[发明专利]一种时钟缓冲器电路和集成电路-CN201610715120.9在审
发明人：陈宜锋;黄雅诗;黄俊盛;陈易纬 -专利权人：联发科技股份有限公司
申请日： 2016-08-24 - 公布日： 2017-03-08 - 主分类号： H03K5/133 文献下载
摘要：本发明公开一种时钟缓冲器电路和集成电路。时钟缓冲器电路，用于接收输入时钟信号并产生延迟时钟信号，包括输入电路，接收输入时钟信号并根据输入时钟信号产生输出时钟信号；输出电路，根据输出时钟信号产生延迟时钟信号；第一延迟路径，耦接在所述输入电路和所述输出电路之间；以及第二延迟路径，耦接在输入电路和输出电路之间；其中，输入电路根据控制信号，选择性地将输出时钟信号提供至第一延迟路径和第二延迟路径之间的第一特定延迟路径；输出电路接收穿过第一特定延迟路径的输出时钟信号，并输出延迟时钟信号。本发明所公开的时钟缓冲器电路和集成电路，可以减少操作过程中所消耗的功率。
一种时钟缓冲器电路集成电路

[发明专利]输出相对输入时钟具有固定相位差的时钟的PLL电路-CN01125559.5无效
发明人：伊藤良明 -专利权人：三菱电机株式会社
申请日： 2001-08-13 - 公布日： 2002-06-19 - 主分类号： H03L7/06 文献下载
摘要：一种输出相对输入时钟具有固定相位差的时钟的PLL电路,以往PLL电路存在的问题是难以输出具有90度相位差的时钟。本发明是将输入输入时钟CLK和反馈时钟FBCLK的PFD电路1的正输出作为CP电路3的正输入,将输入输入时钟CLK的反相时钟和反馈时钟FBCLK的PFD电路2的负输出作为CP电路3的负输入。
输出相对输入时钟具有固定相位差 pll 电路

[发明专利]一种跨时钟域处理电路-CN201880098603.6在审
发明人：白玉晶;刘旭辉 -专利权人：华为技术有限公司
申请日： 2018-12-29 - 公布日： 2021-05-25 - 主分类号： H03L7/181 文献下载
摘要：一种跨时钟域处理电路，用于以较低的延时实现数据在异步时钟域之间的处理。该跨时钟域处理电路包括相位对齐电路(330)和同步电路(340)，其中相位对齐电路(330)用于根据输入数据恢复出的、包含输入数据时钟的相位变化信息的控制信号来调整来自本地的工作时钟的相位，使得该工作时钟与输入数据时钟相位对齐，并将上述输入数据时钟和工作时钟作为同步电路的时钟以同步上述输入数据。以输入数据时钟恢复出的控制信号来调整本地的工作时钟的相位，使得输入数据时钟和调整后的工作时钟可以以较低的延迟同步输入数据，使得数据经过跨时钟域处理电路的时延变小。
一种时钟处理电路

[发明专利]时钟重定时电路-CN201811276382.5在审
发明人： N.古普塔;B.奥德达拉 -专利权人：西部数据技术公司
申请日： 2018-10-30 - 公布日： 2019-06-04 - 主分类号： H03L7/18 文献下载
摘要：本文描述了时钟重定时电路和操作时钟重定时电路的方法。时钟重定时电路基于输入时钟生成重定时时钟。所述时钟重定时电路可具有当所述输入时钟可用于所述时钟重定时电路时的正常模式和响应于所述输入时钟不再存在而进入的保持模式。所述时钟重定时电路响应于所述时钟再次存在而恢复所述正常模式。因此，当所述输入时钟不可用时，可在低电流模式中操作所述时钟重定时电路。所述时钟重定时电路可容忍所述输入时钟的丢失。所述时钟重定时电路可响应于所述输入时钟再次可用而快速重新建立所述重定时时钟。
重定时电路输入时钟低电流模式正常模式重定时可用响应操作时钟重新建立不可用恢复

[发明专利]一种跨时钟域处理电路-CN201880098604.0有效
发明人：白玉晶;刘旭辉 -专利权人：华为技术有限公司
申请日： 2018-12-21 - 公布日： 2022-05-13 - 主分类号： H04L7/00 文献下载
摘要：一种跨时钟域处理电路，用于以较低的延时实现数据在异步时钟域之间的处理。该跨时钟域处理电路包括滤抖电路和同步电路，其中滤抖电路用于将输入数据恢复出的时钟进行滤抖，调整滤抖后的时钟相位，并作为输出数据时钟输出至同步电路；该同步电路用于根据上述输入数据时钟和输出数据时钟，对上述输入数据进行跨时钟域同步通过对输入数据时钟进行滤抖和相位对齐，使得该输入数据时钟可以以较低的延迟同步输入数据，使得数据经过跨时钟域处理电路的时延变小。
一种时钟处理电路

[发明专利]接脚共用电路-CN201110103930.6无效
发明人：刘智民;米塔艾民 -专利权人：英属开曼群岛商恒景科技股份有限公司
申请日： 2011-04-21 - 公布日： 2012-10-24 - 主分类号： H04N5/374 文献下载
摘要：本发明公开了一种接脚共用电路，接口电路耦接于接脚，当输入时钟为致能时，该接口电路输出输入时钟，当输入时钟为非致能时，该接口电路输出致能的电源关闭信号。核心电路耦接至接口电路，接收输入时钟或电源关闭信号。因此，输入时钟与该电源关闭信号可共用一接脚。在另一实施例中，相位调整电路接收输入时钟以产生输出时钟。因此，输入时钟与输出时钟可共用一接脚。
共用电路

[发明专利]跨时钟域数据的传输方法及装置-CN201610228005.9有效
发明人：方励 -专利权人：珠海格力电器股份有限公司
申请日： 2016-04-12 - 公布日： 2019-01-04 - 主分类号： G06F13/20 文献下载
摘要：本发明公开了一种跨时钟域数据的传输方法及装置。其中，该方法包括：时钟管理模块检测输出电路与输入电路的时钟频率；在输出电路的时钟频率高于输入电路的时钟频率的情况下，时钟管理模块控制输入电路按照第一采样拍数对输入电路的输出端的通信数据进行采样；在输出电路的时钟频率低于输入电路的时钟频率的情况下，时钟管理模块控制输入电路按照第二采样拍数对输入电路的输出端的通信数据进行采样，其中，第二采样拍数小于第一采样拍数。本发明解决了数据在不同时钟域进行传送的过程中，输出电路和输入电路的时钟频率不同导致数据传送不准确的技术问题。
时钟数据传输方法装置

[实用新型]一种输入输出帧同步的拼接处理器-CN202021904214.9有效
发明人：杨泽钰;吴鹏健;黄科杰 -专利权人：深圳市乐创视讯科技有限公司
申请日： 2020-09-03 - 公布日： 2021-05-11 - 主分类号： H04N5/222 文献下载
摘要：本实用新型提出了一种输入输出帧同步的拼接处理器，包括背板及矩阵切换板，矩阵切换板与背板电连接，还包括若干个输入板、若干个输出板、输入同步时钟电路、输出同步时钟电路；输入板的输入端与输入同步时钟电路的第一输出端电连接，输入板的输出端与背板的输入端电连接，背板的输出端与输出板的第一输入端电连接，输出板的第二输入端与输出同步时钟电路的输出端电连接，输入同步时钟电路的与输出同步时钟电路的电连接；通过在输入板和输出板的输入端连接输入时钟同步电路和输出时钟同步电路，输入时钟同步电路对所有的输入板进行统一时钟信号分配，实现多路输入的同步帧率采集的效果，输出时钟同步电路对所有的输出板进行统一时钟信号分配，最终实现输入输出帧同步的效果。
一种输入输出同步拼接处理器

[发明专利]一种芯片系统时钟安全保障电路及芯片-CN202110021662.7在审
发明人：张运输;舒杰敏 -专利权人：合肥六角形半导体有限公司
申请日： 2021-01-08 - 公布日： 2021-04-20 - 主分类号： G06F11/277 文献下载
摘要：本发明公开了一种芯片系统时钟安全保障电路，所述电路包括时钟选择电路、时钟失效检测电路、系统时钟选择寄存器、失效时间阈值寄存器和检测时间阈值寄存器；所述时钟选择电路输入端和时钟失效检测电路输入端均接入外部低速晶振输入时钟、外部高速晶振输入时钟，所述时钟选择电路输入端与时钟失效检测电路输出端信号连接，所述系统时钟选择寄存器输出端、失效时间阈值寄存器和检测时间阈值寄存器均与时钟失效检测电路输入端信号连接。本发明通过复用系统时钟选择寄存器，用一套系统时钟失效检测电路，有效实现对多个时钟源失效的检测，大大节约了芯片面积和设计复杂度。
一种芯片系统时钟安全保障电路

[发明专利]时序电路和时序电路控制方法-CN202010260049.6在审
发明人：杨炳君;崔浩 -专利权人：龙芯中科技术股份有限公司
申请日： 2020-04-03 - 公布日： 2021-10-12 - 主分类号： G01R31/28 文献下载
摘要：本申请实施例提供一种时序电路和时序电路控制方法，时序电路包括时序子电路和时钟控制模块，其时序子电路具有功能信号输入端和测试信号输入端，使得该时序电路可以接收功能信号和测试信号，因此该时序电路具有可测试性并且，时序子电路还包括功能时钟信号输入端和测试时钟信号输入端，以使时钟控制模块分别通过时钟信号输入端和测试时钟信号输入端输入功能时钟信号和测试时钟信号。因此，通过功能时钟信号和测试时钟信号控制时序电路工作在功能模式或测试模式，从而实现对功能信号和测试信号输入的选择，提高了信号从时序电路输入端到输出端的传播速度，进而提高了时序电路的性能。
时序电路控制方法

[发明专利]一种检测最终时钟输出的延迟锁相环和占空比矫正电路-CN201610108676.1在审
发明人：郭晓锋 -专利权人：西安紫光国芯半导体有限公司
申请日： 2016-02-26 - 公布日： 2016-05-11 - 主分类号： H03L7/08 文献下载
摘要：一种检测最终时钟输出的延迟锁相环和占空比矫正电路，包括DLL电路、DCC电路、时钟传输电路和占空比检测电路；DLL电路的输入端连接输入时钟，输出端连接DCC电路的时钟输入端；DCC电路的时钟输出端连接时钟传输电路的输入端，占空比检测电路的输入端连接时钟传输电路的输出端，占空比检测电路的输出端连接DCC电路的控制端。本发明中，由于DCC电路受占空比检测电路的控制，而占空比检测电路检测的是系统最终的输出时钟，所以可以保证系统最终输出时钟的占空比为50％。
一种检测最终时钟输出延迟锁相环矫正电路

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
下一页»
尾页
共 100000 条