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[发明专利]在多核心处理器中并行功能的高效率硬件分派及相关的处理器系统、方法及计算机可读媒体-CN201480056696.8在审
发明人：迈克尔·威廉·帕登;埃里克·阿斯穆森·德卡斯特罗·洛波;马修·克里斯琴·达根;樽井健人;克雷格·马修·布朗 -专利权人：高通股份有限公司
申请日： 2014-10-31 - 公布日： 2016-06-15 - 主分类号： G06F9/30 文献下载
摘要：本发明的实施例提供在多核心处理器中并行功能的高效率硬件分派及相关的处理器系统、方法及计算机可读媒体。在一个实施例中，在多核心处理器的第一硬件线程中检测指示请求程控的并行转移的操作的第一指令。将对程控的所述并行转移的请求排入硬件先进先出FIFO队列中。在所述多核心处理器的第二硬件线程中检测指示分派所述硬件FIFO队列中的对程控的所述并行转移的所述请求的操作的第二指令。将对程控的所述并行转移的所述请求自所述硬件FIFO队列移出，且在所述第二硬件线程中执行程控的所述并行转移。以此方式，功能可在多个硬件线程的情况下高效地且并行地分派，同时最小化竞争管理额外开销。
多核处理器并行功能高效率硬件分派相关系统方法计算机可读媒体

[发明专利]一种数据压缩方法、系统及其CPU处理器-CN201710780050.X在审
发明人：李龙 -专利权人：郑州云海信息技术有限公司
申请日： 2017-09-01 - 公布日： 2017-12-22 - 主分类号： H03M7/30 文献下载
摘要：本申请公开了一种数据压缩方法、系统及其CPU处理器，上述数据压缩方法包括CPU处理器对数据压缩算法所需的任务进行划分，得到串行执行任务和并行执行任务；CPU处理器将并行执行任务装载至硬件逻辑电路，并将并行执行任务所需的待压缩数据发送至硬件逻辑电路；硬件逻辑电路利用并行执行任务对待压缩数据执行相应的并行任务，得到相应的并行任务处理结果，并将并行任务处理结果发送至CPU处理器；CPU处理器利用串行执行任务对并行任务处理结果执行相应的串行任务，得到相应的串行任务处理结果可见，本发明利用硬件逻辑电路执行数据压缩算法中所需的并行执行任务，而至于串行执行任务则通过CPU处理器来完成，实现了提升数据的压缩速率的目的。
一种数据压缩方法系统及其 cpu 处理器

[发明专利]一种基于跟踪算法的硬件加速方法-CN202110723521.X有效
发明人：胡铭德 -专利权人：上海律信信息科技有限公司
申请日： 2021-06-29 - 公布日： 2023-03-24 - 主分类号： G06T7/277 文献下载
摘要：本发明公开了一种基于跟踪算法的硬件加速方法；S1、硬件实现对数据流信息进行接收和分割处理；S2、CPU将压缩的视频数据分配给GPU和APU进行处理；S3、GPU和APU通过自身的算法实现对视频数据流进行后期处理；S4、对于视频数据流的算法处理过程采用算法并行化；S5、进行处理完成的视频数据流被CPU进行接收播放；本发明实现对数据信息进行分割，使得数据信息能够分成若干小块进行处理，可以有效的提高硬件的加速运行，以及对于硬件在进行处理的时候，采用的算法并行化、数据并行化和操作并行化能够有效的提高硬件的运行速度，提高硬件的运行速度和效率。
一种基于跟踪算法硬件加速方法

[发明专利]一种并行化矩阵求逆硬件装置的实现方法-CN201410621516.8有效
发明人：何世文;余登高;黄永明;王海明;杨绿溪;张军 -专利权人：江苏中兴微通信息科技有限公司
申请日： 2014-11-06 - 公布日： 2017-07-25 - 主分类号： G06F17/16 文献下载
摘要：本发明公开了一种并行化矩阵求逆硬件装置的实现方法，根据输入待求逆矩阵的维数确定脉动阵列的总体架构，对不同类型的处理单元进行了算法描述与功能分析，并设计了各处理单元的内部结构，实现了对数据的并行化处理。本发明提出的并行化矩阵求逆硬件装置的实现方法，设计了基于改进Givens旋转的矩阵求逆脉动阵列，避免平方根运算的同时去掉大量除法运算，降低了算法复杂度，能有效节省硬件资源，同时整个矩阵求逆过程采用并行化处理，能有效提高矩阵求逆的硬件实现速度。本发明可以应用于无线通信、信号处理以及数值计算等领域矩阵求逆问题的硬件实现。
一种并行矩阵硬件装置实现方法

[发明专利]一种降低指令级并行处理器功耗的并行度调整算法-CN201610594829.8有效
发明人：梁煜;佟玉凤;张为 -专利权人：天津大学
申请日： 2016-07-21 - 公布日： 2020-02-07 - 主分类号： G06F9/50 文献下载
摘要：本发明涉及一种降低指令级并行处理器功耗的并行度调整算法，包括：利用编译器分析输入的应用程式各个部分的硬件资源和并行度需求量信息，并且得到该应用程式的控制流图CFG和循环层次树LHTs；划分应用程式，把应用程式切割为不同的区域；根据各个区域硬件资源和并行度的需求量以及能量效率，设置各个区域的执行并行度，使整个程式执行过程中，可以根据执行时间的需求调整和改变并行度；编译器重新调度这支程式，每个区域用设置好的并行度进行调度，并在每个区域执行前插入power gating指令，把空闲的硬件资源关断，降低漏电功耗。本发明可以减小漏电功耗对处理器工作性能的影响，提高ILP处理器中硬件资源的利用率。
一种降低指令并行处理器功耗调整算法

[发明专利]一种多条正则表达式的增量分组方法-CN201010611580.X有效
发明人：李锋伟;云晓春;杜跃进;汪立东;陈训逊;包秀国;杜翠兰;王勇;薛晨 -专利权人：国家计算机网络与信息安全管理中心;曙光信息产业（北京）有限公司
申请日： 2010-12-17 - 公布日： 2011-05-25 - 主分类号： G06F9/45 文献下载
摘要：本发明提供了一种多条正则表达式的增量分组方法，在不降低实时性的同时，同样的硬件空间大小，可增加了硬件处理正则式的数量，从而改善了系统工作的硬件处理能力。根据硬件的并行空间的大小，自动进行分组编译，已帮助FPGA实现并行匹配的功能。
一种正则表达式增量分组方法

[发明专利]一种地震处理多核异构并行模式自适应匹配通用计算模型-CN201310518611.0在审
发明人：孟祥宾;王延光;单联瑜;隋志强 -专利权人：中国石油化工股份有限公司;中国石油化工股份有限公司胜利油田分公司物探研究院
申请日： 2013-10-29 - 公布日： 2015-04-29 - 主分类号： G06F9/46 文献下载
摘要：本发明公开了一种地震处理多核异构并行模式自适应匹配通用计算模型。该模型通过分析多核异构并行计算目标问题，设计了相应的多核异构并行算法；并行算法再通过解释系统解释成为基于不同软硬件架构的并行函数，并且参照当前系统软硬件通用参数库，提高系统处理效率；开发人员针对不同的多核异构软硬件接口，实现相应的并行程序编程；并行程序通过相应的编译器编译成机器语言，运行于相应的多核异构软硬件架构之上。
一种地震处理多核并行模式自适应匹配通用计算模型

[发明专利]用于卷积神经网络硬件加速的数据处理方法-CN201810523617.X有效
发明人：黄智勇;李渊明;吴海华;虞智 -专利权人：重庆大学
申请日： 2018-05-28 - 公布日： 2021-09-10 - 主分类号： G06N3/04 文献下载
摘要：本发明公开了一种用于卷积神经网络硬件加速的数据处理方法，其通过分析卷积神经网络并行特征，结合硬件的并行处理能力，对卷积神经网络进行硬件加速，加速方案从3个方面对Tiny‑yolo网络进行加速改进:(1)通过多通道并行输入提升Tiny‑yolo网络的处理速度，(2)通过并行计算提升Tiny‑yolo网络卷积计算的速度，(3)通过池化嵌入减少Tiny‑yolo网络的池化过程时间。
用于卷积神经网络硬件加速数据处理方法

[发明专利]数据处理设备和数据处理方法-CN202310173374.2在审
发明人：施云峰;何倩雯;张振祥 -专利权人：阿里巴巴（中国）有限公司;阿里云计算有限公司
申请日： 2023-02-17 - 公布日： 2023-05-26 - 主分类号： H04L9/32 文献下载
摘要：本申请实施例提供一种数据处理设备和数据处理方法。在本申请实施例中，针对用于MSM计算的多个标量序列和椭圆曲线上的点序列，至少利用可编程硬件单元，并行从存储模块读取多个标量序列和点序列，并至少利用可编程硬件单元并行计算多个标量序列和点序列的多标量乘积。一方面并行操作可提高数据处理速度，另一方面利用可编程硬件单元并行计算多个标量序列和点序列的多标量乘积，可实现多标量乘的硬件加速，进一步提高MSM的计算效率。
数据处理设备方法

[发明专利]基于预监控的指令序列的并行执行-CN201580077699.4在审
发明人：诺姆·米兹拉希;阿尔贝托·曼德勒;莎伊·科伦;乔纳森·弗里德曼 -专利权人：森蒂彼得塞米有限公司
申请日： 2015-12-09 - 公布日： 2017-12-01 - 主分类号： G06F9/38 文献下载
摘要：一种方法包括在处理程序代码的指令的处理器(20)中通过第一硬件线程处理一个或更多个指令。在检测到已经为第一线程提取被定义为并行化点的指令时，调用第二硬件线程以至少部分地与第一硬件线程对指令的处理并行地处理指令中的至少一个。
基于监控指令序列并行执行

[发明专利]一种32路并行数据DFT的实现结构-CN200910236855.3有效
发明人：杨光文;杨新权;李立;谢耀菊;陈安和 -专利权人：西安空间无线电技术研究所
申请日： 2009-11-04 - 公布日： 2010-06-16 - 主分类号： H04L27/26 文献下载
摘要：一种32路并行数据DFT的实现结构，本发明采用全并行结构，将32路并行数据按奇偶分裂成两个8路并行数据和1个16路并行数据，然后采用基2碟形算法对8路并行数据进行处理，采用基4碟形算法对16路并行数据进行处理，最后将两个8路并行数据的处理结果乘以常系数后与16路并行数据的处理结果进行直接加减运算，得到32路并行数据的DFT结果。本发明在频域上进行并行滤波，直接交叉乘积，相比时域多项滤波方法减少了延迟时间和乘法器个数，同时降低了FPGA处理规模，提高了硬件处理速度，非常适合于高速实时数字信号处理，可以节省硬件资源。本发明的实现结构完全可以用于32路并行数据的IDFT处理。
一种 32 并行数据 dft 实现结构

[发明专利]信号处理装置及使用它的电子设备-CN200410064142.0有效
发明人：片冈知典;西田英志;木村浩三;桧垣信生;清原督三 -专利权人：松下电器产业株式会社
申请日： 2004-08-19 - 公布日： 2005-02-23 - 主分类号： H04N7/50 文献下载
摘要：信号处理装置包括指令并行处理器(100)、第1数据并行处理器(101)、第2数据并行处理器(102)、及专用硬件——运动检测单元(103)、去块效应滤波处理单元(104)以及可变长度编码/解码处理单元(通过该结构，能够提供一种信号处理装置、及使用它的电子设备，在处理量多的图像压缩解压算法的信号处理中用软件和硬件来分散负担，实现很高的处理能力和灵活性。
信号处理装置使用电子设备

[发明专利]基于FPGA的Tiny-yolo卷积神经网络硬件加速方法及系统-CN201810523619.9有效
发明人：黄智勇;吴海华;李渊明;虞智 -专利权人：重庆大学
申请日： 2018-05-28 - 公布日： 2022-02-18 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种基于FPGA的Tiny‑yolo卷积神经网络硬件加速方法及系统，其通过分析Tiny‑yolo网络并行特征，结合硬件的并行处理能力，对Tiny‑yolo卷积神经网络进行硬件加速。加速方案从3个方面对Tiny‑yolo网络进行加速改进:(1)通过多通道并行输入提升Tiny‑yolo网络的处理速度，(2)通过并行计算提升Tiny‑yolo网络卷积计算的速度，(3)通过池化嵌入减少Tiny‑yolo
基于 fpga tiny yolo 卷积神经网络硬件加速方法系统

[发明专利]多项式可配的并行CRC硬件实现方法、装置和计算机设备-CN202210333785.9在审
发明人：莫雄;汤晓东;余桉 -专利权人：深圳忆联信息系统有限公司
申请日： 2022-03-30 - 公布日： 2022-08-16 - 主分类号： G06F11/10 文献下载
摘要：本申请涉及一种多项式可配的并行CRC硬件实现方法、装置、计算机设备和存储介质，其中该方法包括：获取多项式可配的并行CRC硬件实现请求；根据协议里的CRC生成多项式和硬件处理数据的并行度的要求生成CRC校验矩阵参数；将生成好的所述CRC校验矩阵参数通过软硬件交互接口适配至硬件电路中CRC计算单元的校验矩阵缓存区；所述硬件电路中的CRC计算单元根据输入的数据与校验矩阵参数进行迭代计算生成CRC结果。本发明有效地提升了CRC硬件的灵活性，解除了并行CRC硬件电路中对单一多项式的局限性。
多项式并行 crc 硬件实现方法装置计算机设备

[发明专利]用于高性能视频编码的硬件编解码器加速器-CN202180009836.6在审
发明人： R·R·斯里尼瓦桑;陈建军;张东;冯炜;何熙 -专利权人：辉达公司
申请日： 2021-09-02 - 公布日： 2023-05-05 - 主分类号： H04N19/176 文献下载
摘要：公开了用于使用硬件辅助加速器对视频文件进行实时编解码器编码的装置、系统和技术，该硬件辅助加速器利用了并行和顺序处理的组合，其中帧内块预测的至少部分是用并行处理执行的。
用于性能视频编码硬件编解码器加速器

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