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[发明专利]采用逻辑消解的安全语言转换-CN200780033329.6有效
发明人： B·B·迪拉韦;C·富尔内;A·D·戈登;M·Y·贝克;J·F·麦凯 -专利权人：微软公司
申请日： 2007-09-10 - 公布日： 2009-08-19 - 主分类号： G06F15/00 文献下载
摘要：安全语言构造可被转换成逻辑语言构造，反之亦然。逻辑消解可例如使用逻辑语言构造来实现。在一示例实现中，描述了将安全语言断言转换成至少一个逻辑语言规则。在另一示例实现中，描述了将反映一逻辑语言的证明图转换成反映一安全语言的证明图。在又一示例实现中，描述了使用确定性算法对逻辑语言程序的求值。
采用逻辑消解安全语言转换

[发明专利]具有片上互连的混合可编程众核设备-CN201811237154.7在审
发明人： M·D·赫顿;A·克里克利斯 -专利权人：阿尔特拉公司
申请日： 2014-03-13 - 公布日： 2019-04-16 - 主分类号： G06F15/78 文献下载
摘要：本发明提供了一种混合可编程逻辑设备，其包括可编程的现场可编程门阵列逻辑构造以及众核分布式处理子系统。该设备在同一设备即同一芯片中集成了可编程逻辑元件的构造和处理器两者。可编程逻辑元件可以被确定大小并且被布置，使得布局和布线工具能够将处理器和逻辑元件作为同构布线构造来寻址。可编程逻辑元件可以向处理器提供硬件加速功能，这些硬件加速功能能够在该设备被构造之后被定义。该设备可以包括调度电路，该调度电路能够在逻辑构造中的水平和垂直连接器上调度数据的传输，以采用异步的方式在可编程逻辑元件与处理器之间传输数据。
可编程逻辑元件处理器调度电路硬件加速可编程现场可编程门阵列逻辑可编程逻辑设备垂直连接器分布式处理布线工具布线构造传输数据调度数据逻辑构造逻辑元件同一设备核设备互连同构寻址芯片传输

[发明专利]具有片上互连的混合可编程众核设备-CN201410092909.4有效
发明人： M·D·赫顿;A·克里克利斯 -专利权人：阿尔特拉公司
申请日： 2014-03-13 - 公布日： 2018-11-16 - 主分类号： G06F15/173 文献下载
摘要：本发明提供了一种混合可编程逻辑设备，其包括可编程的现场可编程门阵列逻辑构造以及众核分布式处理子系统。该设备在同一设备即同一芯片中集成了可编程逻辑元件的构造和处理器两者。可编程逻辑元件可以被确定大小并且被布置，使得布局和布线工具能够将处理器和逻辑元件作为同构布线构造来寻址。可编程逻辑元件可以向处理器提供硬件加速功能，这些硬件加速功能能够在该设备被构造之后被定义。该设备可以包括调度电路，该调度电路能够在逻辑构造中的水平和垂直连接器上调度数据的传输，以采用异步的方式在可编程逻辑元件与处理器之间传输数据。
具有互连混合可编程设备

[发明专利]提升存储设备性能稳定性的大块的组织方法及其存储设备-CN201910585345.0有效
发明人：徐凯;张志青;秦汉张 -专利权人：北京忆恒创源科技股份有限公司
申请日： 2019-07-01 - 公布日： 2023-06-20 - 主分类号： G06F3/06 文献下载
摘要：所提供的构造大块的方法，包括：从多个逻辑单元的每个获取物理块来构造大块，其中每个逻辑单元为所构造大块提供的物理块位于逻辑单元的不同的位置。
提升存储设备性能稳定性大块组织方法及其

[发明专利]大数逻辑门构造电路-CN201710972544.8在审
发明人：郭靖;朱磊;刘文怡;熊继军 -专利权人：中北大学;齐齐哈尔大学
申请日： 2017-10-18 - 公布日： 2018-01-26 - 主分类号： H03K19/20 文献下载
摘要：大数逻辑门构造电路，涉及大数逻辑门构造电路领域。本发明是为了解决现有大数逻辑门需要耗费较多硬件、功耗和延迟开销，严重影响存储器性能的问题。输入信号中的高电平信号用于开启NMOS上拉电路，并以低电平信号形式输出；PMOS上拉电路和NMOS下拉电路的输出均接入反相器的信号输入端；反相器，用于将不同时刻接收到的高电平信号和低电平信号分别取反，从而输出正确的多数逻辑值它用于构造大数逻辑门。
大数逻辑构造电路

[发明专利]一种二维处理器阵列的快速重构方法-CN202010300931.9有效
发明人：钱俊彦;丁浩;赵岭忠;翟仲毅 -专利权人：广西师范大学
申请日： 2020-04-16 - 公布日： 2023-03-24 - 主分类号： G06F11/07 文献下载
摘要：本发明公开一种二维处理器阵列的快速重构方法，包括逻辑列的偏序关系、区间的定义、构造初始逻辑列、不可用处理器单元的定义、构造后续逻辑列、修正不可连的处理器单元和构造最大的逻辑阵列。该快速重构二维处理器阵列的灵活方法通过动态规划的思想，按照从左到右的顺序依次在区间内构造其局部最优的逻辑列，从而在多项式时间内生成最大的逻辑阵列，这将最大限度地提高了处理器中无故障处理器单元的利用率，从而极大地提高了系统的稳定性通过实验验证得知，与现有技术相比，所提出的方法可以快速的生成一个更大的逻辑阵列。
一种二维处理器阵列快速方法

[发明专利]一种基于Nicking酶的分子锁构造方法-CN202011152904.8在审
发明人：张强;张晓康;王宾;魏小鹏 -专利权人：大连大学
申请日： 2020-10-23 - 公布日： 2021-01-29 - 主分类号： G16B45/00 文献下载
摘要：本发明公开了一种基于Nicking酶的分子锁构造方法，包括：根据Nicking酶的切刻特性原理通过DNA链置换技术构造逻辑计算模块；设计Nicking酶识别域的位置、从而构成两个Nicking酶的抑制作用并构造抑制模块；根据Nicking酶的切刻特性和抑制模块构造DNA分子锁。该方法首先通过Nicking酶的切刻特性，构造出逻辑计算模块。随后利用多个Nicking酶的相互作用构造出抑制模块，最后，基于上述构造的逻辑计算模块，构造出一个基于Nicking酶的具有自毁保护机制的DNA分子锁。
一种基于 nicking 分子构造方法

[发明专利]复重构密钥的序列加密方法-CN202110693421.7在审
发明人：徐智能 -专利权人：徐智能;徐叶帆
申请日： 2021-06-22 - 公布日： 2021-10-01 - 主分类号： H04L9/00 文献下载
摘要：本发明公开了一种复重构密钥的序列加密方法：用一套复合逻辑构建混沌计算结构，实现混沌的bit位段流序列加密。本发明通过混沌的计算结构调度bit取位逻辑、bit代谢逻辑、bit重构逻辑等计算逻辑单元，逐段伪随机重构构造源及操控源，构造‘伪随机错位提取未被代谢的密钥位段构造源bit位或者重位提取已被代谢的密钥位段构造源本发明的核心：构建混沌计算结构，在加密进程中逐段对工作池新陈代谢，进而对工作池承载的操控源、构造源逐段以操控源中的bit位操控bit取位逻辑提取构造源中的bit位，伪随机复重构密钥位段。
复重构密钥序列加密方法

[发明专利]一种基于开关结构的三维处理器阵列重构方法-CN202310306017.9在审
发明人：钱俊彦;邱堃著;丁浩 -专利权人：广西师范大学
申请日： 2023-03-27 - 公布日： 2023-06-23 - 主分类号： G06F11/07 文献下载
摘要：本发明公开一种基于开关结构的三维处理器阵列重构方法，采用现有三维阵列重构技术没有采用过的瓶颈面排除方法，利用逻辑阵列构造算法对各个相邻面进行构造，统计出它们之间可构造的逻辑层高度，并将逻辑层最大的子阵列作为瓶颈面进行标记排除；利用其无故障单元对邻近的构造区故障单元进行补偿，减少构造过程中因回溯操作而导致较低高度的无故障单元无法被利用的情况发生，从而提高了处理器阵列的重构效率；考虑到重新选择高度更高的处理器单元来继续构造逻辑平面，会造成一些无故障处理器单元无法被利用，本发明在构造逻辑阵列时将限制路由距离为1，从而增大阵列中无故障处理器单元的利用率，增大重构后阵列的规模。
一种基于开关结构三维处理器阵列方法

[发明专利]用于构造规范表示的方法和装置-CN200910208097.4有效
发明人： N·N·W·赫恩格;D·戈斯瓦米;J·辛格 -专利权人：新思科技有限公司
申请日： 2009-10-27 - 公布日： 2010-07-28 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了用于构造规范表示的方法和装置。一些实施例提供用于有助于构造规范表示(CR)的系统和技术，该CR表示逻辑函数集合的逻辑组合。在操作期间，系统可以接收CR规模限制。接着，系统可以基于逻辑函数集合来构造CR集合，其中CR集合中的各CR表示逻辑函数集合中的逻辑函数。系统然后可以组合CR集合的子集以获得组合式CR。系统然后可以将有问题的CR和/或与有问题的CR关联的逻辑函数报告给用户，由此帮助用户识别逻辑函数集合中的错误。
用于构造规范表示方法装置

[发明专利]至多播路由器端口的未登记多播包转发-CN201310086528.0有效
发明人： C·伯哈格瓦西普鲁穆尔;M·V·麦克;V·T·阿尼塔 -专利权人：国际商业机器公司
申请日： 2013-03-19 - 公布日： 2013-09-25 - 主分类号： H04L12/761 文献下载
摘要：在一个实施例中，一种系统包括：交换处理器；构造用于在管理虚拟局域网上的交换的交换处理器上安装多播控制(MC)表的逻辑；构造用于确定多播泛洪是否在交换处理器中被禁用的逻辑；构造用于在确定多播泛洪在交换处理器中被禁用时在MC表中安装丢弃条目的逻辑；构造用于检测是否有一个或多个多播路由器连接到与交换处理器耦接的一个或多个端口的逻辑；构造用于接收至少一个多播包的逻辑；和构造用于在没有多播路由器连接到与交换处理器耦接的所述一个或多个端口中的任何端口时基于丢弃条目丢弃所述至少一个多播包的逻辑
至多路由器端口登记多播包转发

[发明专利]一种供选择的容错量子逻辑电路的构造方法、电子设备和存储介质-CN202310932949.4在审
发明人：杨国武;林晨;胡焮铖;沈宇卓;高恩 -专利权人：电子科技大学
申请日： 2023-07-27 - 公布日： 2023-10-27 - 主分类号： G11C29/42 文献下载
摘要：本发明公开了一种供选择的容错量子逻辑电路的构造方法、电子设备和存储介质，方法包括以下步骤：获取用户的量子逻辑电路构造需求，量子逻辑电路构造需求包括以纠错能力为主、以实现时间为主、综合纠错能力和实现时间在内的性能需求本发明当用户需要构造量子逻辑电路时，首先获取用户的量子逻辑电路构造需求，并根据性能需求，提供对应类型的通用量子门库；同时，在现有的7码门库和15码门库的基础上，提供可以了一种可以综合纠错能力和实现时间的新的通用量子门库即非均匀门库
一种选择容错量子逻辑电路构造方法电子设备存储介质

[发明专利]一种基于可逆逻辑门的DES加密系统的控制单元设计方法-CN200910031129.8无效
发明人：朱文颖;管致锦;倪丽惠 -专利权人：朱文颖;管致锦;倪丽惠
申请日： 2009-04-28 - 公布日： 2009-09-30 - 主分类号： H04L9/06 文献下载
摘要：本发明涉及一种低功耗DES加密系统的基于可逆逻辑门的控制单元，本发明利用Fredkin门和Feynman门的级联构造了一种基于可逆逻辑门的可逆T触发器，并基于可逆T触发器和Toffoli门构造了可逆计数器，在上述基础上，构造了DES加密系统的基于可逆逻辑门的控制单元。由于本申请对DES加密系统中控制单元的主要器件进行了基于可逆逻辑门的可逆设计，避免了系统中因逻辑信息位的丢失产生的能量损耗，减少了系统能耗。
一种基于可逆逻辑 des 加密系统控制单元设计方法

[发明专利]打印头基板、打印头及打印装置-CN201010567356.5有效
发明人：葛西亮;平山信之;工藤智子;古川达生 -专利权人：佳能株式会社
申请日： 2010-11-25 - 公布日： 2011-08-17 - 主分类号： B41J2/01 文献下载
摘要：该打印头基板包括：在预定方向上排列的多个打印元件；第一逻辑电路，与各自被分配给预定数量的相邻打印元件的各个组相对应地布置，第一逻辑电路被构造为从属于组中的各个的打印元件中，选择要驱动的打印元件；驱动电路，其被构造为基于从第一逻辑电路输出的信号，驱动打印元件；第二逻辑电路，其被构造为将从外部输入的打印数据，供给至与各个组相对应的第一逻辑电路；以及储电单元，其布置在各个组中，并且连接至用于向第一逻辑电路、第二逻辑电路及驱动电路中的至少一个供给电力的电力供给线，储电单元被构造为依照通过电力供给线施加的电压来储存电荷。
打印头打印装置

[发明专利]电子关断装置和用于关断设备的方法-CN202010947503.5在审
发明人： M·伊斯迈尔;M·霍尔费尔德;M·A·佐特斯 -专利权人：英飞凌科技股份有限公司
申请日： 2020-09-10 - 公布日： 2021-03-26 - 主分类号： G10L25/51 文献下载
摘要：一种电子关断装置包括声学传感器、逻辑电路和触发器，该声学传感器被构造成检测信号发生器的声学信号，该逻辑电路被构造成将该声学信号与其他噪声区分，该触发器被构造成一旦逻辑电路识别出该声学信号就输出关断信号。
电子装置用于设备方法

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