“纠错码存储器”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果9514496个，建议您升级VIP下载更多相关专利

[发明专利]快闪存储器控制器、其纠错码控制器及其方法和系统-CN200910136250.7有效
发明人：钟胜民;钟逸呈 -专利权人：财团法人工业技术研究院
申请日： 2009-05-04 - 公布日： 2010-06-30 - 主分类号： G11C29/42 文献下载
摘要：本发明涉及一种快闪存储器控制器、其纠错码控制器及其方法和系统，其中本发明的纠错码控制器包含纠错码编码器、纠错码分割器、纠错码构造器和纠错码解码器。该纠错码编码器根据欲储存于快闪存储器的信息数据产生不同长度的第一纠错码数据。该纠错码分割器根据每一第一纠错码数据的长度将每一第一纠错码数据分割成一个或多个纠错码片段。该纠错码构造器针对每一从该快闪存储器读取的信息数据，合并一个或多个所述纠错码片段以产生第二纠错码数据。该纠错码解码器利用该纠错码构造器产生的该纠错码数据纠正该信息数据的错误。
闪存控制器纠错码及其方法系统

[发明专利]纠错码存储器-CN201880014974.1在审
发明人： I·珀若撒盼;P·萨拉夫;D·P·M·费尔南迪斯;S·贾兰 -专利权人：德克萨斯仪器股份有限公司
申请日： 2018-01-05 - 公布日： 2019-10-18 - 主分类号： G06F11/00 文献下载
摘要：在所描述的示例中，一种非暂时性机器可读介质包括编译器(56)，编译器(56)检测源代码(52)中包括的循环中的软中断指示符，并且编译器(56)应用软件流水线操作来为循环生成编译代码(58)。编译代码(58)包括汇编指令，并且软中断指示符使编译器(56)能够在执行软中断之后安排汇编指令以完成循环的空中迭代。
编译器编译代码汇编指令指示符中断源代码机器可读介质纠错码存储器流水线操作非暂时性应用软件迭代检测

[发明专利]为存储器装置选择纠错码类型-CN202080074022.6在审
发明人：苏丹瓦·古鲁穆提;维拉斯·斯里达兰 -专利权人：超威半导体公司
申请日： 2020-09-24 - 公布日： 2022-06-03 - 主分类号： G06F11/10 文献下载
摘要：为存储器装置选择纠错码类型的方法包括：由所述存储器装置根据预定义的选择标准选择多种纠错码类型中的一种以及利用所选择的纠错码类型执行存储器访问请求。
存储器装置选择纠错码类型

[发明专利]半导体存储器装置、操作其的方法以及存储器系统-CN201910004034.0在审
发明人：车相彦;金经纶;徐宁焄 -专利权人：三星电子株式会社
申请日： 2019-01-03 - 公布日： 2019-08-13 - 主分类号： G11C29/42 文献下载
摘要：公开了半导体存储器装置、操作其的方法以及存储器系统。所述半导体存储器装置包括：存储器单元阵列、纠错码引擎、输入/输出选通电路以及控制逻辑电路。存储器单元阵列包括多个存储体阵列，每个存储体阵列包括动态存储器单元。响应于访问地址和命令，控制逻辑电路生成用于控制输入/输出选通电路的第一控制信号和用于控制纠错码引擎的第二控制信号。控制逻辑电路响应于第一命令控制纠错码引擎对将被存储在至少一个存储体阵列的第一页中的写入数据执行s位纠错码编码，并响应于第二命令控制纠错码引擎对从第一页读取的第一码字执行t位纠错码解码。
纠错码半导体存储器装置控制逻辑电路引擎存储体阵列存储器单元阵列存储器系统输入/输出命令控制选通电路响应动态存储器单元读取第二控制信号第一控制信号纠错码编码纠错码解码访问地址写入数据码字存储

[发明专利]面向连续多位纠错码存储器的读写机制设计方法-CN202211478493.0在审
发明人：陈小文;陈政霖;鲁建壮;李晨;刘畅;张洋;曹壮;梁斌;刘必慰;胡春媚;刘汉燕;高文才;谢洋 -专利权人：中国人民解放军国防科技大学
申请日： 2022-11-21 - 公布日： 2023-03-07 - 主分类号： G11C11/416 文献下载
摘要：本申请涉及一种面向连续多位纠错码存储器的读写机制设计方法。所述方法包括：在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错，在写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新垂直校验码，将写操作前的读取数据与写入转换成一拍进行操作，在时钟上升沿的时候完成数据的读操作，经过计算后在时钟的下降沿将数据写入多位纠错码存储器的存储单元。采用本方法能够提高多位纠错码存储器读写准确率。
面向连续纠错码存储器读写机制设计方法

[发明专利]基于NAND FLASH存储器的校验方法、终端设备及存储介质-CN201910461388.8有效
发明人：董时舫 -专利权人：百富计算机技术（深圳）有限公司
申请日： 2019-05-30 - 公布日： 2021-03-23 - 主分类号： G11C29/42 文献下载
摘要：本申请适用于计算机技术领域，提供了一种基于NAND FLASH存储器的校验方法、终端设备及存储介质，包括：在数据写入时，基于原始数据生成矩阵，通过所述矩阵获取四个方向的子纠错码，并将四个子纠错码段组成为原始纠错码，在数据读出时，通过读出数据生成计算纠错码，并从存储器中读取校验纠错码，通过比较计算纠错码和校验纠错码确定读出数据是否发生错误，并在出现错误时对读出数据进行纠错处理。本申请实施例提供的基于NAND FLASH存储器的校验方法、终端设备及存储介质，可以纠正NAND FLASH存储页中一位、两位及三位的误码，能为NAND FLASH的存储提供更高的可靠性保障。
基于 nand flash 存储器校验方法终端设备存储介质

[发明专利]具有纠错码的存储器架构以及其操作方法-CN201710044102.7有效
发明人：黄柏豪 -专利权人：力旺电子股份有限公司
申请日： 2017-01-19 - 公布日： 2020-07-17 - 主分类号： G06F11/10 文献下载
摘要：具有纠错码的存储器架构以及其操作方法。该架构用于在存储器装置中操作纠错码，包括控制电路及纠错码(ECC)电路。该纠错码电路与该控制电路耦接。该控制电路接收字节的第一数据，以将该数据反相成为反相数据。该纠错码电路接收该反相数据，以进行加密或解密以及输出第二数据。
具有纠错码存储器架构及其操作方法

[发明专利]显示装置-CN202211384332.5在审
发明人：金相局 -专利权人：三星显示有限公司
申请日： 2022-11-07 - 公布日： 2023-05-12 - 主分类号： G09G3/30 文献下载
摘要：显示装置包括：外部存储器装置，配置在印刷电路基板区域中且存储第一IC驱动信息；内部存储器装置，配置在IC区域中且存储复制所述第一IC驱动信息而生成的第二IC驱动信息；缓冲部，配置在所述IC区域中且接收所述第二IC驱动信息，检测静电放电电流；纠错码运算部，配置在所述IC区域中，在检测到所述静电放电电流的情况下，决定所述第一IC驱动信息的第一纠错码，并决定所述第二IC驱动信息的第二纠错码；以及纠错码比较部，配置在所述IC区域中，比较所述第一纠错码和所述第二纠错码。所述内部存储器装置根据所述第一纠错码和所述第二纠错码的比较结果，利用所述第一IC驱动信息选择性地更新所述第二IC驱动信息。
显示装置

[发明专利]采用纠错码的数据处理方法和采用该方法的设备-CN01143559.3无效
发明人：小竹晃一;石泽良之;小岛正 -专利权人：株式会社东芝
申请日： 2001-12-12 - 公布日： 2002-07-17 - 主分类号： G11B20/18 文献下载
摘要：本发明提供一种采用纠错码的数据处理方法和采用该方法的设备。其中,当为存储器(2)中存储的数据生成并添加纠错码时,即使该存储器(2)上的数据中出现错误,仍可消除该错误的负面影响。在本发明中,当在存储器(2)中存储数据时,事先利用另一个存储器(1),例如SRAM,生成纠错码PI。把纠错码PI和数据一起写入到存储器(2)中。当存储16个区段的数据和PI后,为数据和PI生成并添加纠错码PO。当从存储器(2)读出该数据时,每次读出一个PI系列进行一次PI校正处理。这使得即使在存储器(2)上该数据被破坏(或出现错误)时仍有可能恢复原始数据。
采用纠错码数据处理方法设备

[发明专利]存储控制装置-CN201210441123.X有效
发明人：藤波靖;筒井敬一;中西健一;足立直大;大久保英明;山本真纪子 -专利权人：索尼公司
申请日： 2012-11-01 - 公布日： 2018-07-13 - 主分类号： G06F11/10 文献下载
摘要：本发明了公开了一种存储控制装置。在此所公开的技术的实施例旨在灵活地设置将纠错码附加到存储在存储器中的一组数据序列的规则。存储控制装置具有纠错码附加规则保持块和纠错部。纠错码附加规则保持块通过将把纠错码附加到存储在存储器中的一组数据序列的规则与该组数据序列的每一个地址的数据相关联来保持所述规则。如果发生对存储器的访问，纠错部就根据与发生访问的地址有关的附加规则来对存储在存储器中的一组数据序列执行纠错。
纠错码附加存储器组数据存储控制装置存储纠错部序列执行纠错访问关联灵活

[发明专利]存储器和存储器的操作方法-CN202110631857.3在审
发明人：张文选;郑会柱;金壮律 -专利权人：爱思开海力士有限公司
申请日： 2021-06-07 - 公布日： 2022-03-01 - 主分类号： G11C29/42 文献下载
摘要：本公开涉及存储器和存储器的操作方法。一种存储器，包括：纠错码生成电路，其适于基于包括N个数据组的消息来生成M比特位纠错码，每个数据组包括K比特位数据，其中，K、N和M为正整数；存储器核心，其包括N+1个单元区域，用于存储N个数据组和纠错码；以及纠错电路，其适于基于从存储器核心读取的纠错码来纠正从存储器核心读取的N个数据组的错误，其中纠错码生成电路基于M×[(K*N)+M]校验矩阵来生成M比特位纠错码，其中校验矩阵的消息部分包括区分N个数据组的
存储器操作方法

[发明专利]采用纠错码的存储器的多位量化方法-CN202310082543.1在审
发明人：王少昊;陈子杰;陈平平;赖怡桐;曾泽宇 -专利权人：福州大学
申请日： 2023-01-29 - 公布日： 2023-05-09 - 主分类号： G06F11/10 文献下载
摘要：本申请的实施例公开了一种采用纠错码的存储器的多位量化方法，所述采用纠错码的存储器的多位量化方法包括：接收存储数据，将所述存储数据以纠错码进行编码放入存储器中；读取所述存储器中所述存储数据的模拟输出值；将所述模拟输出值与多个判决门限比较在低读取裕度条件下，与基于一位量化电路的纠错码编解码方案相比，所述多位量化方法能够为纠错码编解码方案提供更佳的读取正确率，并且所需的解码运算复杂度更低。当对象存储单元的读取裕度极低时，采用具有全裕度判决功能的灵敏放大器的量化判决电路的输出结果可用于实施多位纠错码解码运算。
采用纠错码存储器量化方法

[发明专利]存储器、存储器系统、存储器的操作方法和存储器系统的操作-CN202011189268.6在审
发明人：金庚焕;朴善花;金岐润;河成周;韩雅丽 -专利权人：爱思开海力士有限公司
申请日： 2020-10-30 - 公布日： 2021-05-21 - 主分类号： G11C29/42 文献下载
摘要：本发明涉及存储器、存储器系统、存储器的操作方法和存储器系统的操作。其中，一种用于操作存储器的方法包括确定执行纠错操作。一种用于操作存储器的方法包括：确定是否执行纠错操作；响应于确定执行纠错操作生成内部地址；从基于内部地址选择的存储单元读取数据和与数据对应的纠错码；基于纠错码对数据执行纠错操作以产生经纠错的数据；将经纠错的数据和与经纠错的数据对应的纠错码写入到存储单元中；基于在执行纠错操作时检测到的错误将存储器中的区域当中的一个或更多个区域确定为需要修复区域；接收第一命令；响应于第一命令将需要修复区域中存储的数据和纠错码备份到冗余区域中；以及利用冗余区域修复需要修复区域
存储器系统操作方法操作

[发明专利]闪速存储器中的纠错方法及装置-CN201710763324.4有效
发明人： G·多克奎尔;A·戈塔拉 -专利权人：质子世界国际公司
申请日： 2017-08-30 - 公布日： 2021-08-17 - 主分类号： G06F11/10 文献下载
摘要：一种方法，包括将数据和与数据相关的元数据以逻辑字存储在非易失性存储器中。对于存储在非易失性存储器中的每个逻辑字，生成对应的纠错码。所存储的每个物理字包含逻辑字和对应的纠错码。元数据可以包含原子性信息。非易失性存储器可以是闪速存储器。每个物理字可以包含基于存储在物理字中的逻辑字和对应的纠错码的奇偶校验位。可以使用编码表将逻辑字编码成包括对应的纠错码的物理字。数据和元数据可以被分割成逻辑字。
存储器中的纠错方法装置

[发明专利]数据存储装置及其校验码处理方法-CN201910461259.9有效
发明人：李安邦 -专利权人：慧荣科技股份有限公司
申请日： 2019-05-30 - 公布日： 2023-04-14 - 主分类号： G06F3/06 文献下载
摘要：一种数据存储装置及其校验码处理方法。所述数据存储装置包括非易失性存储器和控制器。控制器包括独立磁盘冗余阵列纠错码引擎。独立磁盘冗余阵列纠错码引擎具有一存储器，并在每N个页面的使用者数据完成编码运算以产生相应的校验码后，独立磁盘冗余阵列纠错码引擎就会对所述校验码作压缩，以及将压缩后的校验码先存放在所述存储器中，直到K×N个页面的使用者数据的K个校验码都完成压缩并存放在所述存储器后，独立磁盘冗余阵列纠错码引擎再将压缩后的K个校验码写到非易失性存储器中，借此减少独立磁盘冗余阵列纠错码引擎所切换状态的频率，并且减少写入数据到非易失性存储器的次数与时间
数据存储装置及其校验码处理方法

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
下一页»
尾页
共 100000 条