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[发明专利]时钟倍频器-CN202010810514.9有效
发明人：郑元博;张宝树 -专利权人：新唐科技股份有限公司
申请日： 2020-08-13 - 公布日： 2023-05-05 - 主分类号： H03L7/085 文献下载
摘要：本发明提供了一种时钟倍频器。时钟倍频器包括延迟线、输出时钟发生器以及延迟控制器。延迟线接收输入时钟，并且依据多比特的选择信号群对输入时钟进行延迟以提供多个延迟时钟以及反馈时钟。输出时钟发生器对输入时钟以及部分的所述多个延迟时钟进行逻辑运算以产生输出时钟。输出时钟的频率是输入时钟的频率的整数倍。延迟控制器依据输入时钟以及反馈时钟之间的时序延迟调整选择信号群，藉以使反馈时钟的转变点逼近输入时钟的转变点。
时钟倍频器

[发明专利]具有倍频器的锁相环及构造锁相环的方法-CN201210407861.2有效
发明人：周楙轩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-10-23 - 公布日： 2013-10-30 - 主分类号： H03L7/085 文献下载
摘要：一种锁相环(PLL)电路包括倍频器和分数-N型PLL。倍频器的时钟输出端电连接至分数-N型PLL的时钟输入端。PLL的倍频器的环路带宽小于PLL的分数-N型PLL的环路带宽。本发明还提供了具有倍频器的锁相环及构造锁相环的方法。
具有倍频器锁相环构造方法

[发明专利]一种数字时钟倍频器-CN201911026411.7有效
发明人：徐荣金;屠于婷;叶大蔚;史传进 -专利权人：复旦大学
申请日： 2019-10-26 - 公布日： 2022-12-20 - 主分类号： H03L7/18 文献下载
摘要：本发明属于集成电路技术领域，具体为一种数字时钟倍频器。本发明的数字时钟倍频器包括：包括若干个级联的二倍频单元，每个二倍频单元由一个占空比恢复电路和一个二倍频器级联而成；占空比恢复电路用于将任意占空比的输入信号恢复至占空比为50%；所述二倍频器：产生50%占空比的输入信号的二倍频信号本发明通过级联占空比恢复电路和二倍频器，产生输入时钟的多倍频信号。本发明的检测和控制电路均可由标准数字电路实现，可以方便地应用于数字系统或混合信号系统中，提供多个不同频率的时钟。
一种数字时钟倍频器

[发明专利]一种倍频器、数字锁相环电路以及倍频方法-CN201810278768.3有效
发明人：高鹏 -专利权人：华为技术有限公司
申请日： 2018-03-31 - 公布日： 2021-08-20 - 主分类号： H03L7/08 文献下载
摘要：一种倍频器、数字锁相环电路以及倍频方法，其中倍频器包括：时钟控制器，用于接收所述数字锁相环电路中时间数字转换器的输出信号，并根据所述输出信号的占空比误差生成控制信号；时钟校准电路，用于接收参考时钟信号，并利用所述控制信号对所述参考时钟信号的占空比进行校准，输出校准时钟信号；时钟倍频器，用于接收所述校准时钟信号，并将所述校准时钟信号的频率成倍增加后输出至所述时间数字转换器。
一种倍频器数字锁相环电路以及倍频方法

[发明专利]一种时钟倍频器和装置及时钟倍频方法-CN201110060332.5有效
发明人：于航;杨旭 -专利权人：北京龙芯中科技术服务中心有限公司
申请日： 2011-03-14 - 公布日： 2011-08-17 - 主分类号： H03K5/00 文献下载
摘要：本发明公开了一种时钟倍频器和装置及时钟倍频方法。该时钟倍频器包括：脉冲发生器，用于将外部输入时钟信号调整成为等周期脉冲时钟信号；移相器，用于根据所需倍频数及时钟周期对输入的所述等周期脉冲时钟信号进行不同时间的移相，得到移相时钟信号；相位合成器，用于将所述等周期脉冲时钟信号与被移相后的各个移相时钟信号进行相位合成，得到倍频时钟信号；分频器，用于对被进行相位合成后的倍频时钟信号进行分频，得到倍频输出时钟信号并输出。其实现在没有锁相环的情况下实现时钟信号的倍频，和/或能够在辐射照射的条件下正常工作。
一种时钟倍频器装置倍频方法

[发明专利]具有电荷再循环机构的电子装置-CN201811516064.1有效
发明人：米歇尔·皮卡尔迪 -专利权人：美光科技公司
申请日： 2018-12-12 - 公布日： 2021-07-27 - 主分类号： H02M3/07 文献下载
摘要：所述电子装置包含：时钟升压器，其包含倍频器电容器，所述时钟升压器经配置以对所述倍频器电容器预充电以存储大于输入电压的升压中间电压；次级升压器，其包含升压器电容器，所述次级升压器经配置以使用存储在所述倍频器电容器上的电荷来产生大于所述升压中间电压的级输出；及连接开关，其连接到所述时钟升压器及所述次级升压器，所述连接开关经配置以在再循环持续时间期间电连接所述倍频器电容器及所述升压器电容器，用于通过所述连接开关将再循环电荷从所述升压器电容器放电到所述倍频器电容器
具有电荷再循环机构电子装置

[发明专利]低功率且低定时抖动的锁相环及方法-CN200580027524.9无效
发明人：崔东明 -专利权人：米克伦技术公司
申请日： 2005-05-18 - 公布日： 2007-08-15 - 主分类号： H03L7/00 文献下载
摘要：锁相环根据输入时钟信号生成输出时钟信号。输出时钟信号是通过时钟树来耦合的并且被反馈给相位检测器，该相位检测器将该输出时钟信号的相位与输入时钟信号的相位进行比较。输出时钟信号是由压控振荡器和倍频器生成的，压控振荡器具有被耦合以接收来自相位检测器的输出的控制输入端，倍频器耦合到压控振荡器的输出端上。因此，由倍频器生成的CLKOUT信号具有比较高的频率，而压控振荡器，却通过工作在比较低的频率上，使用比较小的功率。
功率定时抖动锁相环方法

[发明专利]一种基于门控的低抖动时钟分频电路及控制方法-CN202210618103.9有效
发明人：潘明方;熊海峰 -专利权人：上海泰矽微电子有限公司
申请日： 2022-06-02 - 公布日： 2022-08-23 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了一种基于门控的低抖动时钟分频电路及控制方法，其中，所述控制方法的步骤包括：分频系数预判逻辑单元通过分别加载分频系数分母控制信号和分频系数分子控制信号，首先预判加载的分频系数用原始输入时钟clk进行分频时，输出时钟的抖动是否会增加：当预判逻辑单元判断使用原始时钟分频不会增加分频输出时钟抖动时，不使能倍频器，使用原始输入时钟进行分频；当预判逻辑单元判断使用原始输入时钟分频会增加分频输出时钟抖动时，使能打开倍频器，使用倍频时钟信号进行分频；本发明通过预判逻辑动态打开或关闭倍频器,可以减小倍频输出时钟的抖动，实现了对分数或者小数的时钟分频，减少了分频输出时钟上的抖动。
一种基于门控抖动时钟分频电路控制方法

[发明专利]具有自我校正机制的四倍频装置及其方法-CN201910092530.6有效
发明人：林嘉亮 -专利权人：瑞昱半导体股份有限公司
申请日： 2019-01-30 - 公布日： 2022-11-08 - 主分类号： H03L7/18 文献下载
摘要：本申请涉及一种具有自我校正机制的四倍频装置及其方法。该四倍频装置包括：主要四倍频器、辅助四倍频器及校正电路。主要四倍频器接收第一时钟信号，并根据第一及第二控制信号输出第二时钟信号，其中第二时钟信号的第一及第二正缘间的时间差由第二控制信号控制，且第二时钟信号的第一及第三正缘间的时间差由第一控制信号控制。辅助四倍频器接收第一时钟信号，并输出具有四倍频的第三时钟信号，其中第二及第三时钟信号间的静态时间偏移由第三控制信号控制。校正电路根据第二及第三时钟信号间的时间差，输出第一、第二及第三控制信号。
具有自我校正机制倍频装置及其方法

[发明专利]一种数字倍频器-CN201711474472.0在审
发明人：周恩 -专利权人：成都锐成芯微科技股份有限公司
申请日： 2017-12-29 - 公布日： 2018-05-18 - 主分类号： H03B19/14 文献下载
摘要：本发明公开了一种数字倍频器，涉及集成电路技术领域。该数字倍频器包括输入模块，接收外部输入的高频时钟信号和倍频系数，并将所述高频时钟信号进行分频处理；控制模块，接收输入的源时钟信号；运算模块，接收所述输入模块分频处理后的高频时钟信号，接收所述控制模块发送的控制信号进行计算或复位，所述运算模块计算得到分频系数并输出；输出模块，接收所述运算模块输出的分频系数、接收所述高频时钟信号，所述输出模块根据所述分频系数对所述高频时钟信号进行分频后输出倍频信号。本发明技术方案通过改变倍频系数的值可以实现不同倍数的倍频过程，由于本发明的数字倍频器结构简单，具有很强的操作性，且提高了可靠性和稳定性。
一种数字倍频器

[发明专利]时钟合成系统、电路和方法-CN201180008809.3有效
发明人：肯德尔·卡斯特-佩里 -专利权人：赛普拉斯半导体公司
申请日： 2011-02-22 - 公布日： 2012-10-24 - 主分类号： H03L7/183 文献下载
摘要：一种时钟合成系统可以包括前馈分频器电路、调制器、倍频器电路及定时电路，所述前馈分频器电路被配置成响应于选择信号将源时钟信号按多个整数中的一个分频以生成与同步脉冲同步的基准时钟；调制器响应于至少一个差值来调制选择信号；倍频器电路倍频基准时钟以生成输出时钟；定时电路响应于源时钟和同步脉冲来生成差值。
时钟合成系统电路方法

[发明专利]一种占空比矫正电路及增大输入时钟范围的方法-CN201610107465.6有效
发明人：郭晓锋 -专利权人：西安紫光国芯半导体有限公司
申请日： 2016-02-26 - 公布日： 2018-07-27 - 主分类号： H03K3/017 文献下载
摘要：本发明公开一种占空比矫正电路及增大输入时钟范围的方法，所述占空比矫正电路中分频器的输入端连接输入时钟000，分频器的第一差分时钟输出端连接倍频器和第一DCC延迟链的时钟输入端；分频器的第二差分时钟输出端连接倍频器、第三DCC延迟链的时钟输入端和鉴相器的第一输入端；第一DCC延迟链的输出端连接第二DCC延迟链的时钟输入端和倍频器；第二DCC延迟链的输出端连接鉴相器的第二输入端，鉴相器的输出端通过控制器连接第一DCC延迟链、第二DCC延迟链和第三DCC延迟链的控制端；第三DCC延迟链的输出端连接倍频器。本发明使时钟用输入时钟一半的频率通过DCC电路，可以很好的增大DCC电路的输入时钟范围，并有效的降低电路功耗。
一种矫正电路增大输入时钟范围方法

[发明专利]一种四倍频电路-CN202110534287.6在审
发明人：刘俊;路超 -专利权人：翱捷科技股份有限公司
申请日： 2021-05-17 - 公布日： 2021-09-07 - 主分类号： H03L7/18 文献下载
摘要：本申请公开了一种四倍频电路，包括如下部分。时钟源，用来提供第一时钟信号CK1。占空比校正模块，用来对第一时钟信号的占空比进行校正，输出具有精确的50%的占空比的第二时钟信号。两倍频器一，用来根据第二时钟信号生成两倍频中间信号；所述两倍频器一中包含锁相电路一，用来生成相对第二时钟信号相移90度的第四时钟信号以及相对第二时钟信号相移180度的第七时钟信号；第四时钟信号用来生成50%占空比的两倍频中间信号；第七时钟信号用来提供给占空比校正模块以校正第二时钟信号的占空比。两倍频器二，用来根据两倍频中间信号生成四倍频输出信号。本申请输出的四倍频信号具有第杂散、低噪声的特点。
一种倍频电路

[实用新型]一种占空比矫正电路-CN201620147857.0有效
发明人：郭晓锋 -专利权人：西安紫光国芯半导体有限公司
申请日： 2016-02-26 - 公布日： 2016-07-27 - 主分类号： H03K3/017 文献下载
摘要：本实用新型公开一种占空比矫正电路，所述占空比矫正电路中分频器的输入端连接输入时钟000，分频器的第一差分时钟输出端连接倍频器和第一DCC延迟链的时钟输入端；分频器的第二差分时钟输出端连接倍频器、第三DCC延迟链的时钟输入端和鉴相器的第一输入端；第一DCC延迟链的输出端连接第二DCC延迟链的时钟输入端和倍频器；第二DCC延迟链的输出端连接鉴相器的第二输入端，鉴相器的输出端通过控制器连接第一DCC延迟链、第二DCC延迟链和第三DCC延迟链的控制端；第三DCC延迟链的输出端连接倍频器。本实用新型使时钟用输入时钟一半的频率通过DCC电路，可以很好的增大DCC电路的输入时钟范围，并有效的降低电路功耗。
一种矫正电路

[发明专利]一种用于UART接口芯片的无毛刺自适应时钟切换方法-CN201310371235.7在审
发明人：郑炜;朱天成;李鑫;杨阳;周津 -专利权人：中国航天科工集团第三研究院第八三五七研究所
申请日： 2013-08-22 - 公布日： 2013-11-27 - 主分类号： G06F1/04 文献下载
摘要：一种用于UART接口芯片的无毛刺自适应时钟切换方法。本发明公开了一种UART接口芯片的时钟切换方法，包括如下步骤：1)自适应时钟切换模块根据CPU并行写入的配置信息获得UART接口芯片的下一工作状态：输入时钟频率和波特率；2）计算UART接口芯片所需主时钟频率；3）比较所需主时钟频率与输入时钟频率，当所需主时钟频率高于输入时钟频率时，计算倍频率，打开倍频器，当所需主时钟频率低于输入时钟频率时，关闭倍频器；4）根据倍频器的开闭，进行芯片主时钟的切换。UART接口芯片包括一自适应时钟切换模块与芯片主时钟连接。本发明根据高速UART接口芯片当前的工作状态，以及CPU写入的下一个工作状态，自动地调整芯片的时钟策略，达到优化功耗的目的。
一种用于 uart 接口芯片毛刺自适应时钟切换方法

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