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[发明专利]一种时序收敛方法、装置、电子设备及存储介质-CN202310588871.9在审
发明人：邵晶 -专利权人：南京芯驰半导体科技有限公司
申请日： 2023-05-24 - 公布日： 2023-06-23 - 主分类号： G06F30/3315 文献下载
摘要：本公开提供了一种时序收敛方法、装置、电子设备及存储介质，所述方法包括：响应于初始数据有效且迭代目标合理，则对初始数据进行静态时序分析，获取第一静态时序分析结果；响应于第一静态时序分析结果中存在时序违例，则进行时序优化，生成时序优化脚本；基于时序优化脚本进行布局布线和寄生参数提取，基于提取的寄生参数进行静态时序分析，获取第二静态时序分析结果；响应于第二静态时序分析结果中存在时序违例，则再次进行时序优化，进行迭代处理，直至静态分析结果中不存在时序违例或满足预设停止条件，则确认时序收敛；如此，可以减少不同环节之间的等待时间和服务器空闲时间，提升服务器资源利用，以及时序收敛的效率。
一种时序收敛方法装置电子设备存储介质

[发明专利]用于生成静态时序分析时序库的方法、设备及介质-CN202310553016.4有效
发明人：汤雅权 -专利权人：芯耀辉科技有限公司
申请日： 2023-05-17 - 公布日： 2023-08-18 - 主分类号： G06F30/3315 文献下载
摘要：本申请提供用于生成静态时序分析时序库的方法、设备及介质。方法包括：获取第一时序库，包括对集成电路设计按照第一工艺/电压/温度设定进行时序分析得到的第一时序分析结果，第一时序分析结果包括在与该第一时序分析结果对应的工艺/电压/温度设定下对所述设计进行时序分析得到的第一时序弧；针对第一时序弧，识别该第一时序弧的时序弧类型以及通过比较静态时序分析签字要求和该第一时序弧的时序弧类型从而识别需要添加最小端到端延时的第二时序弧；按照第二工艺/电压/温度设定，对第二时序弧所在的第一时序分析结果进行处理从而添加对应的最小端到端延时，得到第二时序分析结果后合并得到第二时序库。
用于生成静态时序分析方法设备介质

[发明专利]实现静态时序分析的方法、装置、计算机存储介质及终端-CN202211691605.0在审
发明人：魏山菊;王兴刚;闵祥伟;李海波;王铜铜;范召;宋国民 -专利权人：广东高云半导体科技股份有限公司
申请日： 2022-12-27 - 公布日： 2023-05-09 - 主分类号： G06F30/3315 文献下载
摘要：本文公开一种实现静态时序分析的方法、装置、计算机存储介质及终端，包括：将时序模型划分为两个以上时序相关模型；根据划分的时序相关模型的个数和执行静态时序分析的系统环境参数信息，确定用于静态时序分析的线程数；根据确定的线程数开启线程，并将划分的时序相关模型通过开启的线程进行并行的静态时序分析；其中，时序模型通过遍历网表文件获得，时序相关为时序相关模型中包含的实例，通过输入端口或输出端口建立连接；用于静态时序分析的线程数大于或等于本发明实施例将时序模型划分为两个以上时序相关模型，根据时序相关模型的个数和系统环境参数信息调用两个以上线程，实现静态时序分析的并行处理，提升了静态时序分析的效率。
实现静态时序分析方法装置计算机存储介质终端

[发明专利]一种时序分析方法、装置、电子设备及存储介质-CN202011137092.X有效
发明人：石建刚;晋大师;王毓千 -专利权人：成都海光集成电路设计有限公司
申请日： 2020-10-21 - 公布日： 2021-10-12 - 主分类号： G06F30/392 文献下载
摘要：本发明实施例公开一种时序分析方法、装置、电子设备及存储介质，涉及芯片设计技术领域，能够克服时序关键模块不易定位而造成分析效率低下、时序难以收敛的弊端。所述方法包括：计算进行时序分析的多条时序路径中时序终点/时序起点的最大时序违例严重程度度量值；确定计算得到的时序终点/时序起点的最大时序违例严重程度度量值所对应的图标绘制信息；采用确定的图标绘制信息，为时序终点/时序起点绘制对应的用于标识时序违例严重程度的图标。本发明适用于芯片设计中的时序分析场景，能够提高时序分析效率、加快时序收敛。
一种时序分析方法装置电子设备存储介质

[发明专利]时序分析装置及时序分析方法-CN201310018025.X有效
发明人：沈游城;许益豪 -专利权人：德律科技股份有限公司
申请日： 2013-01-17 - 公布日： 2014-07-23 - 主分类号： G01R29/02 文献下载
摘要：一种时序分析装置及时序分析方法，所述时序分析装置，应用于可编程序逻辑阵列系统中，包含：复数个第一及第二基本输入输出端、通道多工器、复数个高速输入输出端、取样模块以及时序分析模块。时序分析模块根据取样结果进行时序分析及量测。
时序分析装置方法

[发明专利]一种电路老化时序分析方法及系统-CN202010583391.X在审
发明人：吴玉平;陈岚 -专利权人：中国科学院微电子研究所
申请日： 2020-06-23 - 公布日： 2020-10-02 - 主分类号： G06F30/3312 文献下载
摘要：本公开提供了一种电路老化时序分析方法，包括：S1，获取电路中同构路径；S2，对同构路径进行分析，以获得同构路径的工作状态；S3，获得工作状态对延时的影响大小，并根据影响大小对同构路径按预设规则进行排序；S4，对部分同构路径进行时序分析，对另一部分同构路径复用已进行时序分析的时序分析结果。另一方面，本公开还提供了一种电路老化时序分析系统。本公开中的方案根据工作状态对路径延时的影响大小对同构的路径进行排序，根据路径的排序仅对部分路径进行时序分析，对其他未进行时序分析的部分路径复用已进行时序分析的路径的时序分析结果，在确保时序分析精度的基础上提供了集成芯片的时序分析速度
一种电路老化时序分析方法系统

[发明专利]一种基于分布式的静态时序分析方法-CN202110042662.5有效
发明人：陈刚 -专利权人：南京集成电路设计服务产业创新中心有限公司
申请日： 2021-01-13 - 公布日： 2021-03-23 - 主分类号： G06F30/3315 文献下载
摘要：一种基于分布式的静态时序分析方法，包括以下步骤：建立时序图并分组；找出每组时序图中的待拆分时序图，拆分为多个时序子图；查找每组时序图中的待拆分时序图，并将其拆分为多个时序子图；对于新分组的每组时序图读取时序分析的设计数据；对于新分组的每组时序图并行进行静态时序分析。本发明的基于分布式的静态时序分析方法，能够使得时序图拆分后，并行计算时序图的效率相对于拆分前有较大的提升。
一种基于分布式静态时序分析方法

[发明专利]一种时序数据可视化方法、设备及介质-CN202011191995.6有效
发明人：邱云钊;徐同明;王少刚;于兆洋;李伯钊;刘子永;高怀金 -专利权人：浪潮通用软件有限公司
申请日： 2020-10-30 - 公布日： 2023-04-07 - 主分类号： G06F16/2458 文献下载
摘要：本申请公开了一种时序数据可视化方法、设备及介质，包括：设备时序数据可视化服务模块接收可视化装置发送的设备时序数据可视化配置的请求信息，并与预置的时序分析模板库中的模板进行匹配，确定出对应的设备时序分析模板；将所述设备时序分析模板进行解析，确定出时序数据展示组件，并将所述时序数据展示组件转换为对应的数据模板结构；获取时序数据库中相应的设备参数信息，并将所述设备参数信息绑定到所述数据模板结构，生成预设格式的数据；将所述预设格式的数据发送至时序分析软件，用于生成可视化时序分析界面；根据所述可视化时序分析界面获取相关的时序数据进行展示。
一种时序数据可视化方法设备介质

[发明专利]分析集成电路效能的系统与方法-CN201010130277.8有效
发明人：刘潮权;谢弘盛;刘德培 -专利权人：台湾积体电路制造股份有限公司
申请日： 2010-03-05 - 公布日： 2010-09-08 - 主分类号： G06F17/50 文献下载
摘要：本发明提供一种分析集成电路效能的系统与方法。对集成电路执行时序分析的方法，其中此集成电路具有一时序路径。此方法包括计算时序路径中的非共同时序路径元件的数量，根据非共同时序路径元件的数量将一时序降额因子指定至时序路径，使用所指定的时序降额因子来计算集成电路的一时序分析，以及储存所计算的时序分析。
分析集成电路效能系统方法

[发明专利]数据异常分析方法及装置-CN201910314231.2在审
发明人：张翔;刘明宗;翟毅腾 -专利权人：阿里巴巴集团控股有限公司
申请日： 2019-04-18 - 公布日： 2019-08-30 - 主分类号： G06K9/62 文献下载
摘要：本说明书一个或多个实施例公开了一种数据异常分析方法及装置，用以实现分析异常数据的高时效性及广泛适应性。所述方法包括：分析待检测的时序数据的数据指标；及，根据所述数据指标确定所述时序数据对应的时序预测模型；利用所述时序预测模型对所述时序数据进行时序预测，得到所述时序数据在指定未来时长内的预测结果；利用预先训练的异常识别模型对所述预测结果进行分析，得到所述时序数据的异常分析结果；其中，所述异常识别模型用于分析所述时序数据中是否存在异常数据；或者，所述异常识别模型用于分析所述时序数据中是否存在所述异常数据，且在所述时序数据中存在所述异常数据时分析所述异常数据对应的异常类型
时序数据异常数据异常识别分析分析方法及装置时序预测模型数据异常数据指标预测结果时序预测异常分析异常类型时效性时长检测

[发明专利]分块逻辑时序分析建模及处理方法、系统、设备及介质-CN202310348479.7有效
发明人：肖慧;邵中尉;张吉锋 -专利权人：上海思尔芯技术股份有限公司
申请日： 2023-04-04 - 公布日： 2023-07-18 - 主分类号： G06F30/331 文献下载
摘要：本申请提供一种分块逻辑时序分析建模及处理方法、系统、设备及介质，应用于电子设计自动化技术领域，其中分块逻辑时序分析建模方法包括：对分割所得的分块逻辑进行分割边界搜索，以确定目标节点的节点信息；将在多个分块逻辑之间存在互联关系的两目标节点作为两相邻节点，并根据所述两相邻节点对应的节点信息，将所述两相邻节点作为目标寄存器对构建所述两相邻节点之间的时序分析路径；根据所述两相邻节点之间的时序分析路径建立所述目标寄存器对的时序分析模型。通过将分块逻辑的节点构建为寄存器对的时序分析模型，不仅简化了时序分析方案，而且能够为分块逻辑之间的时序分析提供有效分析手段，为现有时序分析工具在分析多个分块逻辑之间的时序提供一种解决方案。
分块逻辑时序分析建模处理方法系统设备介质

[发明专利]时序数据分析方法、装置、设备及存储介质-CN202310571865.2在审
发明人：肖京;赵盟盟;王磊;邵熹;李娜 -专利权人：平安科技（深圳）有限公司
申请日： 2023-05-22 - 公布日： 2023-06-27 - 主分类号： G06F18/2321 文献下载
摘要：本发明涉及金融科技领域的人工智能技术，揭露了一种时序数据分析方法，包括：对待检测时序数据中的高频因子进行特征编码及降维聚类，根据降维聚类结果对系统时序状态进行时序突变检测，在系统突变检测结果为系统突变时，对待检测时序数据进行状态转移估计，基于状态转移估计结果进行迁移学习训练，得到时序突变模型，利用时序突变模型对系统突变检测结果为系统突变的待检测时序数据进行时序状态分析，得到时序分析结果。本发明还涉及区块链技术，所述时序分析结果可存储在区块链的节点中。本发明还提出一种时序数据分析装置、电子设备以及可读存储介质。本发明可以在金融领域的时序检测系统突变时，提高时序数据分析的准确性。
时序数据分析方法装置设备存储介质

[发明专利]应用于近/亚阈值数字电路的统计静态时序分析方法-CN201610409009.7有效
发明人：陈黎明;黑勇;袁甲 -专利权人：中国科学院微电子研究所
申请日： 2016-06-13 - 公布日： 2019-05-31 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种应用于近/亚阈值数字电路的统计静态时序分析方法，包括：降低标准单元库的工作电压至阈值电压附近，对近/亚阈值标准单元库进行功能仿真与特征化建模；采用概率延时分析算法对路径延时进行快速分析与排序；采用Monte Carlo分析策略以及3σ判决标准对可疑路径精确分析，进一步提高时序可靠性。本发明针对近/亚阈值数字电路时序分析的可靠性问题，提出一种精确、可靠、快速的统计静态时序分析方法，充分考虑工艺偏差对路径时序的影响，解决了近/亚阈值数字电路时序分析的可靠性问题。与传统的静态时序分析方法以及基于Hspice的时序仿真方法相比，本发明在时序分析准确性和效率方面优势显著。
应用于阈值数字电路统计静态时序分析方法

[发明专利]一种时序分析方法、装置和计算机存储介质-CN202211632027.3在审
发明人：周澍 -专利权人：中汽创智科技有限公司
申请日： 2022-12-19 - 公布日： 2023-05-05 - 主分类号： G06F11/36 文献下载
摘要：本申请涉及计算机控制技术领域，特别涉及一种时序分析方法、装置和计算机存储介质；时序分析方法包括：获取调试端发送的时序分析指令；时序分析指令包括断点设置信息、头部地址以及尾部地址；基于断点设置信息、头部地址以及尾部地址确定头部断点以及尾部断点；在运行至头部断点以及尾部断点的情况下，分别触发断点处理函数进行时间获取处理，得到头部执行时间信息，以及尾部执行时间信息；向调试端发送头部执行时间信息，以及尾部执行时间信息；以确定待分析时序片段的时序分析结果；通过设置统一的断点处理函数，仅需要在头部断点和尾部断点触发断点处理函数，即可实现时序分析，进而提高时序分析效率，降低了时序分析的时间成本。
一种时序分析方法装置计算机存储介质

[发明专利]SSD主控芯片高效总线设计迭代方法、系统以及平台-CN202011304584.3在审
发明人：廖裕民;康宽弘;刘福荣;刘昭力;王俊 -专利权人：深圳安捷丽新技术有限公司
申请日： 2020-11-19 - 公布日： 2021-01-15 - 主分类号： G06F30/392 文献下载
摘要：本发明提供一种SSD主控芯片高效总线设计迭代方法，包括：确定总线与模块之间的物理距离；寄存器级数将所述物理距离均分得到子距离；根据所述子距离预估静态时序分析所需的时序信息；分析得到该数据通道的时序违例和时序余量；判断分析结果中该数据通道是否有时序违例以及判断时序余量是否大于预设值；若有时序违例，则在该数据通道上插入一级寄存器并再次预估时序信息并进行静态时序分析，直至该数据通道没有时序违例；若时序余量大于预设值，则在该数据通道上减少一级寄存器并再次预估时序信息并进行静态时序分析，直至该数据通道的时序余量不大于预设值。
ssd 主控芯片高效总线设计方法系统以及平台

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