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[发明专利]噪声过滤电路及其操作方法-CN201310071284.9有效
发明人：方诚晚;许畅宰 -专利权人：三星电机株式会社
申请日： 2013-03-06 - 公布日： 2014-06-11 - 主分类号： H03K5/01 文献下载
摘要：噪声过滤电路包括第一延迟电路，以及与第一延迟电路串联连接的第二延迟电路，其中，第一延迟电路和第二延迟电路均包括至少一个变频器和用来产生预定延迟的至少一个延迟元件，第一延迟电路和第二延迟电路具有不同的过滤特性
噪声过滤电路及其操作方法

[发明专利]应用于双环路延迟锁相环的可编程数字控制延迟线-CN202010653669.6有效
发明人：王少昊;张世琳;吴巍;徐征 -专利权人：福州大学
申请日： 2020-07-08 - 公布日： 2022-05-17 - 主分类号： H03L7/08 文献下载
摘要：本发明提供了一种应用于双环路延迟锁相环的可编程数字控制延迟线，可以提供两种分辨率的延迟量，一种低分辨率的延迟量，另一种高分辨率的延迟量。本发明的延迟线主要由第一延迟线和第二延迟线组成。第一延迟线主要有双延迟时间单元和单延迟时间单元组成。第二延迟线主要有双延迟时间单元组成。双延迟单元由两个MUX构成，在基于时间数字转换器的锁相环中提供偶数个MUX的固有延迟时间，第二种单延迟单元由三个MUX构成，在基于时间数字转换器的锁相环中提供奇数个MUX的固有延迟时间，通过控制字来改变输入信号的路径来达到粗调和精调的目的同时可编程数字控制延迟线可以作为两个时间数字转换器的组成部分，也可以用于双环延迟锁相环的数字控制延迟线。
应用于环路延迟锁相环可编程数字控制延迟线

[发明专利]修改时钟信号的电路和方法及执行时间敏感任务的装置-CN201610803802.5有效
发明人： R·基里亚帕;V·普拉萨德;O·罗舒 -专利权人：想象技术有限公司
申请日： 2016-09-05 - 公布日： 2021-10-22 - 主分类号： H03K5/00 文献下载
摘要：一种用于修改时钟信号的电路，该电路包括：延迟单元，其被构造成接收所述时钟信号并且延迟所述时钟信号，以输出所述时钟信号的多个延迟版本，每个延迟版本被延迟与其它延迟版本不同的延迟量；延迟估计器，其被构造成确定用于修改所述时钟信号的延迟量；以及多路复用器，其被构造成：接收所述时钟信号的每个延迟版本；根据所确定的延迟量，选择所述时钟信号的延迟版本；以及输出所述时钟信号的所选版本。
修改时钟信号电路方法执行时间敏感任务装置

[发明专利]延迟线以及使用此延迟线的存储器控制电路-CN200910009840.3有效
发明人：刘维理 -专利权人：南亚科技股份有限公司
申请日： 2009-01-24 - 公布日： 2010-07-28 - 主分类号： H03K5/13 文献下载
摘要：一种延迟线，包含：至少一延迟单元，其中延迟线使用延迟单元中，至少其一延迟输入信号延迟以形成输出信号，且延迟单元是以拟似N型金属氧化物半导体(Pseudo NMOS)实施。本发明还公开了使用此延迟线的存储器控制电路。
延迟线以及使用存储器控制电路

[发明专利]延迟锁相环电路-CN201810537206.6在审
发明人：张宁;王志利 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-05-30 - 公布日： 2018-12-04 - 主分类号： H03L7/081 文献下载
摘要：本发明涉及一种延迟锁相环电路，涉及电子电路技术，该延迟锁相环电路包括一压控延迟线电路，所述压控延迟线电路包括N级级联的压控延迟线单元，其中N≥2，每一所述压控延迟线单元包括两个串联的第一延迟单元和第二延迟单元，所述第一延迟单元和第二延迟单元均包括一延迟时间控制单元，所述延迟时间控制单元包括至少一开关电容单元，所述开关电容单元中的开关管接收一电压控制信号；以满足延迟锁相环的工作频率范围及动态性能指标的要求。
延迟单元延迟锁相环电路延迟时间控制单元压控延迟线电路开关电容单元压控延迟线电压控制信号电子电路技术动态性能指标延迟锁相环工作频率开关管级联串联

[发明专利]用于集成电路中的电压检测的电路和方法-CN202011516912.6在审
发明人： P·帕特尔;S·范加尔;P·克伯尔;M·鲍帝斯塔加布里尔;J·尚茨;C·托库纳加 -专利权人：英特尔公司
申请日： 2020-12-21 - 公布日： 2021-09-28 - 主分类号： G01R31/317 文献下载
摘要：一种电压检测电路，包括可调谐延迟电路，该可调谐延迟电路接收供应电压并且响应于输入信号而生成延迟信号。控制电路引起由可调谐延迟电路提供到延迟信号的延迟中的第一调整。错误检测电路响应于延迟信号相对于时钟信号的定时的改变而在错误信号中生成错误指示，该定时的改变由提供到延迟信号的延迟中的第一调整引起。控制电路响应于错误指示而引起由可调谐延迟电路提供到延迟信号的延迟中的第二调整。错误检测电路引起错误信号指示在延迟中的第二调整之后供应电压达到阈值电压。
用于集成电路中的电压检测电路方法

[发明专利]一种延迟可调节的数字脉宽调制器-CN202310569776.4在审
发明人：王冲;李春琦;孙大鹰;姚宇;邹浩 -专利权人：南京理工大学
申请日： 2023-05-18 - 公布日： 2023-08-11 - 主分类号： H03K7/08 文献下载
摘要：本发明提出了一种延迟可调节的数字脉宽调制器，包括计数器‑比较器模块、延迟线模块、延迟调节模块和RS触发器，所述延迟线模块由非均匀延迟线以及多路选择器组成，利用延迟时间非均匀的延迟单元构成可调节的延迟线，在输入时钟频率抖动时，通过延迟控制模块调节延迟线上的延迟时间，保持DPWM的线性并通过选择延迟线上最优的延迟单元的数目，提高输出脉冲波形的精度。
一种延迟调节数字脉宽调制

[发明专利]时钟发生电路和包括时钟发生电路的半导体装置-CN201310057907.7有效
发明人：张在旻;金龙珠;权大韩;崔海郎 -专利权人：爱思开海力士有限公司
申请日： 2013-02-25 - 公布日： 2018-02-06 - 主分类号： H03L7/18 文献下载
摘要：本发明提供一种时钟发生电路和包括时钟发生电路的半导体装置，所述时钟发生电路包括延迟线、延迟模型化块、相位检测块、多次更新信号发生块以及延迟线。延迟线延迟输入时钟并产生延迟时钟。延迟模型化块将延迟时钟延迟一模型化的延迟值并且产生反馈时钟。相位检测块比较输入时钟的相位与反馈时钟的相位并产生相位信息，以及量化输入时钟与反馈时钟之间的相位差并产生相位码。延迟线控制块响应于多次更新信号和相位信息而改变延迟线的延迟量。
时钟发生电路包括半导体装置

[发明专利]一种延迟消息的处理系统、方法、设备和存储介质-CN202110854946.4在审
发明人：陈鹏州 -专利权人：瑞幸咖啡信息技术（厦门）有限公司
申请日： 2021-07-28 - 公布日： 2021-10-29 - 主分类号： G06F16/27 文献下载
摘要：本发明实施例公开了一种延迟消息的处理系统、方法、设备和存储介质。其中，该系统包括：延迟队列、消息消费进程组和定时响应集群，每一定时响应节点对于接收到的每一延迟消息，如果该延迟消息的延迟时间处于所述时间轮的循环周期内，则按照所述延迟时间将该延迟消息存储至该定时响应节点上时间轮的目标槽位内，否则按照所述延迟时间存储至该定时响应节点上的数据库内。本发明实施例提供的技术方案，提高延迟消息响应的高效性，对时间轮的到期槽位内的延迟消息进行及时响应，无需定时查询响应各个延迟消息，极大降低延迟消息的延迟响应误差，确保延迟消息响应的及时性和全面性。
一种延迟消息处理系统方法设备存储介质

[发明专利]应变测量电路-CN202080056340.X在审
发明人：弗里德里希·巴恩米勒;奥利弗·赫特纳;弗兰克·莱姆克;格奥尔格·耶德豪泽 -专利权人：希奥检测有限公司
申请日： 2020-07-20 - 公布日： 2022-03-18 - 主分类号： G01L3/04 文献下载
摘要：一种应变测量电路(10)包括布置在衬底(30)上的多个延迟元件(110a、…、110n)的至少第一延迟链(110)和多个延迟元件(210a、…、210n)的至少第二延迟链(210)。至少一个第一和第二延迟链(110、210)的各个延迟元件(110a、…、110n；220a、…、220n)的传播延迟时间取决于施加到衬底(30)的应变。至少一个第一延迟链(110)的延迟元件(110a、…、110n)具有与至少一个第二延迟链(210)的延迟元件(210a、…、210n)不同的取向。电路(10)还包括处理电路(900)，用于根据第一延迟链(110)和第二延迟链(210)的第一信号传播延迟时间来确定施加在衬底(30)上的应变的大小。
应变测量电路

[发明专利]信号生成电路及存储器-CN202110328196.7在审
发明人：常利平;胡滨 -专利权人：长鑫存储技术有限公司
申请日： 2021-03-26 - 公布日： 2022-09-30 - 主分类号： H03K3/3562 文献下载
摘要：本发明实施例提供一种信号生成电路及存储器，信号生成电路包括：时钟延迟模块，用于延迟初始脉冲信号，输出中间信号，中间信号相较于初始脉冲信号延迟第一延迟时长，第一延迟时长等于一个或多个时钟周期；物理延迟模块，用于延迟中间信号，以输出目标信号，若物理延迟模块的实际延迟时长等于第二延迟时长，则目标信号相较于初始脉冲信号延迟目标时长，实际延迟时长与第二延迟时长的差值在第一预设范围内波动，第二延迟时长越短，第一预设范围越窄
信号生成电路存储器

[发明专利]一种过零检测动态延迟补偿电路-CN202210615859.8在审
发明人：郭建平;陈宇棠;罗宇萱 -专利权人：中山大学
申请日： 2022-06-01 - 公布日： 2022-09-16 - 主分类号： H02M1/00 文献下载
摘要：本发明申请公开了一种过零检测动态延迟补偿电路，通过设置过零检测电路，在有源整流电路的整流管源漏电流出现过零点时输出关断延迟补偿信号，以使关断延迟补偿电路根据关断延迟补偿信号产生对应的关断延迟补偿使能信号对有源整流电路进行关断延迟补偿，实现了有源整流电路的负反馈控制，提升了有源整流电路的延迟补偿效果并使延迟补偿效果可控；通过设置开启延迟补偿电路对有源整流电路的开启延迟进行补偿，结合关断延迟补偿电路形成动态延迟补偿，实现了有源整流电路开启延迟补偿和关断延迟补偿的高响应速度
一种检测动态延迟补偿电路

[发明专利]占空检测电路、占空校正电路及使用其的半导体装置-CN202310246277.1在审
发明人：朴奎泰;徐荣锡 -专利权人：爱思开海力士有限公司
申请日： 2023-03-14 - 公布日： 2023-10-20 - 主分类号： H03K5/05 文献下载
摘要：占空校正电路包括：第一延迟电路、第二延迟电路、bang‑bang驱动器、占空检测电路和延迟控制电路。第一延迟电路延迟输入时钟信号以生成第一延迟时钟信号。第二延迟电路基于延迟控制信号延迟输入时钟信号以生成第二延迟时钟信号。bang‑bang驱动器基于锁定信号和占空检测信号从第一延迟时钟信号和第二延迟时钟信号生成第一驱动时钟信号和第二驱动时钟信号。延迟控制电路可以基于占空检测信号生成延迟控制信号和锁定信号。
检测电路校正使用半导体装置

[发明专利]用于数字-时间转换器(DTC)的数控边沿内插器(DCEI)-CN201410375938.1有效
发明人： O.德加尼;R.班恩;A.拉维 -专利权人：英特尔公司
申请日： 2014-08-01 - 公布日： 2018-10-26 - 主分类号： H04L27/20 文献下载
摘要：用于数字极性发射机(DPT)的数字‑时间转换器(DTC)包括粗略延迟/相位段和精细延迟/相位段。粗略延迟/相位段生成偶数延迟/相位信号和奇数延迟/相位信号。精细/相位延迟段接收偶数粗略相位信号和奇数粗略相位信号，并且响应精细延迟/相位控制信号以生成作为偶数延迟/相位信号和奇数延迟/相位信号的内插的精细延迟/相位输出信号。在一个示范实施例中，精细延迟/相位控制信号包括具有2^N个值的二进制信号，并且精细延迟/相位段包括2^N个内插器。各内插器耦合到偶数和奇数粗略相位信号，并且由精细延迟/相位控制信号来控制以基于精细延迟/相位控制信号的值来响应偶数粗略相位信号或者奇数粗略相位信号。
用于数字时间转换器 dtc 数控边沿内插 dcei

[发明专利]用于低功率应用的可编程延迟电路-CN201680025441.4有效
发明人： S·斯里达尔;J·C·迪芬德弗;G·辛格;M·T·费彻 -专利权人：高通股份有限公司
申请日： 2016-03-10 - 公布日： 2020-11-20 - 主分类号： H03K3/03 文献下载
摘要：本文根据本公开的实施例描述了可编程延迟电路。在一个实施例中，一种延迟电路包括串联耦合的多个延迟级。延迟级中的每个延迟级包括延迟电路的前向路径上的延迟门，其中延迟门被配置为取决于相应的选择信号的逻辑状态来传递或阻止前向路径上的信号。延迟级中的每个延迟级还包括延迟电路的返回路径上的复用器，其中复用器被配置为取决于相应的选择信号的逻辑状态来传递返回路径上的信号或将前向路径上的信号路由至返回路径。延迟门和复用器的输出逻辑状态在延迟电路的延迟设置的改变期间可以维持静态以减少毛刺。
用于功率应用可编程延迟电路