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[发明专利]协处理器-CN201610143284.9有效
发明人：沈卫杰;赵海波;曹庆华 -专利权人：上海剑桥科技股份有限公司
申请日： 2016-03-14 - 公布日： 2017-07-14 - 主分类号： G06F9/30 文献下载
摘要：本发明公开了一种协处理器，包括PTP协议引擎和PTP收发模块；PTP协议引擎包括事件源处理仲裁器和协议协处理器，PTP收发模块包括PTP发送处理模块和PTP接收处理模块；事件源处理仲裁器配置有事件源和程序段的对应关系；协议协处理器用于执行若干指令；PTP发送处理模块具备可供协议协处理器访问的接口和模块以及可供外部CPU接口访问的接口和模块；PTP接收处理模块具备可供协议协处理器访问的接口和模块。本发明弥补了现有技术对外部CPU资源浪费的不足，利用协议协处理器的指令设计，通过CAM把各种协处理器驱动的源做了有效整合，以CAM配置和协处理器编程的灵活的方式来完成协议控制帧的处理分析和计算。
处理器

[发明专利]一种协处理器引导方法及系统-CN200610160926.2无效
发明人：唐勉 -专利权人：北京中星微电子有限公司
申请日： 2006-12-01 - 公布日： 2007-05-16 - 主分类号： G06F9/445 文献下载
摘要：本发明公开了一种协处理器引导方法，该方法包括以下步骤：A.主处理器通过协处理器将协处理器引导程序下载到所述协处理器外接的随机存取存储器(RAM)中；B.所述主处理器触发所述协处理器运行所述RAM中的所述协处理器引导程序；C.所述协处理器引导程序运行之后，通过所述协处理器将协处理器运行程序下载到所述协处理器外接的RAM中；D.所述协处理器引导程序启动所述RAM中的所述协处理器运行程序。本发明还公开了一种协处理器引导系统，所述系统包括主处理器、协处理器、RAM。应用本发明能够缩短应用系统的启动时间、节省主处理器外接存储设备的存储空间。
一种处理器引导方法系统

[发明专利]协处理器指令集的扩展装置-CN200910102227.6有效
发明人：孟建熠;严晓浪;葛海通;沙子岩 -专利权人：浙江大学
申请日： 2009-09-04 - 公布日： 2010-02-17 - 主分类号： G06F9/318 文献下载
摘要：一种协处理器指令集的扩展装置，在与所述协处理器连接的主处理器的指令集内包括：用于产生协处理器指令码的立即数产生指令，以及用于实现所述协处理器指令码从主处理器通用寄存器到协处理器指令寄存器的装载的协处理器指令码装载指令；处理器包括立即数产生单元、主处理器通用寄存器以及用于将存放于主处理器通用寄存器中的协处理器指令码装载进协处理器指令寄存器的协处理器指令装载执行单元；协处理器包括协处理器指令寄存器和协处理器指令执行模块
处理器指令扩展装置

[发明专利]内置硬件密码学算法协处理器的微处理器及安全芯片-CN202010519130.1在审
发明人：陈震;刘亮;李伟立;李雷;张海峰;原义栋 -专利权人：北京智芯微电子科技有限公司;国网信息通信产业集团有限公司
申请日： 2020-06-09 - 公布日： 2020-10-13 - 主分类号： G06F21/72 文献下载
摘要：本发明提供一种内置硬件密码学算法协处理器的微处理器，属于安全芯片设计领域。所述微处理器包括：主处理器，配置有第一协处理器接口；协处理器，包括第二协处理器接口及密码学算法硬件引擎；所述主处理器与所述协处理器之间通过所述第一协处理器接口和所述第二协处理器接口进行通信。本发明通过第一协处理器接口与第二协处理器接口直接通信实现主处理器与协处理器之间的安全通信，主处理与协处理器之间的通信不经过安全芯片的系统总线，而是在安全芯片的微处理器内部实现密码学算法安全性，降低安全芯片的设计难度
内置硬件密码学算法处理器微处理器安全芯片

[实用新型]内置协处理器的安全微处理器及安全芯片-CN202021049429.7有效
发明人：陈震;刘亮;李伟立;李雷 -专利权人：北京智芯微电子科技有限公司;国网信息通信产业集团有限公司
申请日： 2020-06-09 - 公布日： 2021-03-16 - 主分类号： G06F21/71 文献下载
摘要：本实用新型提供一种内置协处理器的安全微处理器，属于安全芯片设计领域。所述微处理器包括：主处理器，配置有第一协处理器接口；协处理器，包括第二协处理器接口及密码学算法硬件引擎；所述主处理器与所述协处理器之间通过所述第一协处理器接口和所述第二协处理器接口进行通信；以及安全防护模块，用于对所述主处理器与所述协处理器之间的通信进行安全防护。本实用新型通过第一协处理器接口与第二协处理器接口直接通信实现主处理器与协处理器之间的安全通信，主处理与协处理器之间的通信不经过安全芯片的系统总线，而是在安全芯片的微处理器内部实现密码学算法安全性，降低安全芯片的设计难度
内置处理器安全微处理器芯片

[发明专利]可动态配置协处理器数目的系统-CN200410061930.4无效
发明人：黄明权 -专利权人：凌阳科技股份有限公司
申请日： 2004-06-29 - 公布日： 2006-01-04 - 主分类号： G06F9/30 文献下载
摘要：本发明是一种可动态配置协处理器数目的系统，使用一协处理器指令作为一主处理器与至少一协处理器之间的指令，该系统包括复数个协处理器及一处理器。复数个协处理器协助该处理器进行特定的运算，该处理器系统执行复数个指令以进行数据运算，并使用协处理器指令与该复数个协处理器进行沟通及数据传收，其中，该协处理器指令至少包含一可重新调整的协处理器指令字段，该可重新调整的协处理器指令字段可为包含协处理器编码和协处理器功能编码和协处理器寄存器字段、或包含协处理器编码和协处理器寄存器字段。
动态配置处理器目的系统

[实用新型]一种音频无线传输电路及基于音频无线传输的收发系统-CN202023062915.5有效
发明人：邓刚;赵宏亮 -专利权人：深圳市长丰影像器材有限公司
申请日： 2020-12-17 - 公布日： 2021-07-23 - 主分类号： H04B1/40 文献下载
摘要：本实用新型公开了一种音频无线传输电路及基于音频无线传输的收发系统，其音频无线传输电路包括：射频前端电路、射频协处理器、音频协处理器电路、音频编解码电路、天线、微控制器，其中：音频编解码电路与音频协处理器电路相连，音频协处理器电路与射频协处理器相连，射频协处理器连接射频前端电路，射频前端电路连接天线；所述微控制器用于控制音频协处理器电路、射频协处理器、音频编解码电路，微控制器通过接口与所述音频协处理器电路、射频协处理器在本实用新型实施例中，利用射频协处理器、音频协处理器电路进行数字音频信号处理，使得射频干扰源不会造成信号延迟传输。
一种音频无线传输电路基于收发系统

[发明专利]非阻塞协处理器接口方法和系统-CN201210030352.2有效
发明人：沙力;兰军强;朱磊 -专利权人：上海算芯微电子有限公司
申请日： 2012-02-10 - 公布日： 2013-08-14 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及一种非阻塞协处理器接口方法和系统，该方法包括以下步骤：由主处理器向协处理器发送调用指令，并且在发送完成后主处理器继续执行后续指令，根据该调用指令获得协处理器的操作参数；协处理器根据所述操作参数执行操作；协处理器在操作完成后将操作结果存储在协处理器内部寄存器中；当主处理器需要协处理器的操作结果时，由主处理器向协处理器发出返回指令，并根据该返回指令获得返回参数；协处理器根据所述返回参数将协处理器内部寄存器中存储的操作结果写入外部寄存器；主处理器读取该外部寄存器中的操作结果。
阻塞处理器接口方法系统

[发明专利]基于处理器核的协处理器读写操作控制方法及装置-CN201110213216.2无效
发明人：陈书明;谷会涛;扈啸;万江华;陈胜刚;刘胜;王耀华;孙书为 -专利权人：中国人民解放军国防科学技术大学
申请日： 2011-07-28 - 公布日： 2011-11-30 - 主分类号： G06F15/17 文献下载
摘要：本发明公开了一种基于处理器核的协处理器读写操作控制方法及装置，方法步骤如下：1）建立协处理器接口，在协处理器接口中建立写缓冲结构和读缓冲结构；2）在协处理器写操作时，处理器访存单元将写操作信息写入写缓冲结构，协处理器接口发出协处理器写操作；3）在协处理器读操作时，处理器访存单元将读操作信息写入读缓冲结构，协处理器接口发出协处理器读操作，将读操作结果缓存至读缓冲结构中并通知处理器访存单元，处理器访存单元将读操作结果写入处理器核缓存；装置包括协处理器读写控制单元、写缓冲结构和读缓冲结构。本发明具有数据传输效率高、通信延迟低、协处理器处理性能高、硬件资源利用率高、对处理器核流水线性能影响低的优点。
基于处理器读写操作控制方法装置

[发明专利]协处理器固件动态加载方法、系统、设备及存储介质-CN201910573864.5在审
发明人：张泽;王杰生 -专利权人：深圳市汇川技术股份有限公司
申请日： 2019-06-28 - 公布日： 2019-10-25 - 主分类号： G06F9/445 文献下载
摘要：本发明实施例提供了一种协处理器固件动态加载方法、系统、设备及存储介质，应用于异构平台中的协处理器的固件加载，所述方法包括由主控芯片执行的以下步骤：控制通讯芯片触发所述协处理器执行复位操作，并使所述通讯芯片查询所述协处理器的状态以确认所述协处理器复位操作是否成功；当接收到所述通讯芯片反馈的所述协处理器复位成功的提示信息时，检测所述协处理器是否可进行加载操作；若所述协处理器可进行加载操作，则向所述协处理器发送固件加载数据，使所述协处理器根据所述固件加载数据进行固件加载本发明实施例通过主控芯片对协处理器的固件进行动态加载，可大大提高协处理器固件加载效率。
协处理器固件加载动态加载通讯芯片存储介质复位操作加载操作主控芯片提示信息异构平台触发复位查询成功发送反馈检测应用

[发明专利]PowerPC向量协处理器译码电路中动态调度方法-CN201510772209.4有效
发明人：郭炜;王捷;魏继增 -专利权人：天津大学
申请日： 2015-11-12 - 公布日： 2019-04-30 - 主分类号： G06F9/48 文献下载
摘要：一种PowerPC向量协处理器译码电路中动态调度方法，当协处理器接收到一条主处理器发来的指令时，需要在协处理器接口协议规定的时钟周期返回一个确认信号，表明所接收到的指令是不是一条有效的协处理器指令。如果协处理器确认所接收到的指令是一条有效的协处理器指令，则主处理器认为协处理器应该在固定的时钟周期内完成所接收指令的执行工作，并根据协处理器接口协议，在规定的时钟周期将协处理器所需要的有效操作数传输给协处理器当协处理器所接收指令涉及修改主处理器特殊寄存器的值时，需要在执行结束前完成相应的特殊寄存器值的修改工作。本发明能够将由于协处理器指令之间存在数据相关而对流水线的阻塞降低到最小，提高了协处理器的整体性能。
powerpc 向量处理器译码电路动态调度方法

[发明专利]基于主从架构的协处理器高效执行的装置-CN201010186152.7有效
发明人：王荣华;孟建熠;严晓浪;葛海通 -专利权人：浙江大学
申请日： 2010-05-31 - 公布日： 2010-10-27 - 主分类号： G06F15/167 文献下载
摘要：一种基于主从架构的协处理器高效执行的装置，包括主处理器和协处理器，协处理器指令在主处理器的重排序缓存单元中创建表项时，直接将其标记为已完成运行状态，此时，协处理器指令被发送至协处理器指令缓冲区，在协处理器指令缓冲区中临时等待，由协处理器指令缓冲区实时监控主处理器重排序缓存单元中的该协处理器指令是否在主处理器中进入提交状态，当且仅当协处理器指令被主处理器提交时，协处理器指令从协处理器指令缓冲区发射至协处理器执行单元；主处理器指令在重排序缓存中创建表项时标记为未完成运行状态，需等到对应指令在主处理器执行单元中完成运行后才将其标记为已完成状态。本发明减少流水线空洞、提升主处理和和协处理器性能。
基于主从架构处理器高效执行装置

[发明专利]低功耗智能门锁-CN201910741008.6有效
发明人：钟桂鑫;孟宪军 -专利权人：北京百佑科技有限公司
申请日： 2019-08-12 - 公布日： 2021-06-22 - 主分类号： E05B47/00 文献下载
摘要：本发明公开了一种低功耗智能门锁，包括主处理器、协处理器、时钟芯片及输入器件，协处理器的功耗小于主处理器的功耗；时钟芯片用于在预定的触发时间发出任务执行信号，将任务执行信号发送至协处理器以唤醒协处理器；输入器件用于获取请求信息，将请求信息发送至协处理器以唤醒协处理器；协处理器用于根据任务执行信号处理相应触发任务，还用于将请求信息发送至主处理器以唤醒主处理器；主处理器用于根据请求信息执行相应操作，在执行完毕后向协处理器发送操作完成标识，并进入休眠状态；协处理器还用于在接收到操作完成标识后进入休眠状态。本发明的技术方案可使主处理器及协处理器分别处理不同类型的请求，以降低智能门锁的功耗。
功耗智能门锁

[发明专利]运算指令处理方法及系统、主处理器和协处理器-CN202111396203.3在审
发明人：陈东坡;袁博浒;董卫民 -专利权人：广东跃昉科技有限公司
申请日： 2021-11-23 - 公布日： 2023-05-23 - 主分类号： G06F7/552 文献下载
摘要：运算处理方法及系统、主处理器和协处理器，所述方法包括：主处理器首先获取待处理的运算指令，并判断所述运算指令是否为协处理器运算指令；当确定所述运算指令为协处理器运算指令时，所述主处理器将所述运算指令发送至协处理器，以使得所述协处理器执行所述运算指令，并获取所述协处理器发送的所述运算指令的执行结果。上述的方案，通过将协处理器运算指令发送至协处理器执行，以减少处理器的取指次数，提高主处理器的执行效率。
运算指令处理方法系统处理器和协

[实用新型]非阻塞协处理器接口系统-CN201220044174.4有效
发明人：沙力;兰军强;朱磊 -专利权人：上海算芯微电子有限公司
申请日： 2012-02-10 - 公布日： 2012-11-21 - 主分类号： G06F9/38 文献下载
摘要：本实用新型涉及一种非阻塞协处理器接口系统，包括：主处理器，向协处理器发送调用指令，并且在发送完成后继续执行后续指令，当主处理器需要协处理器的操作结果时，由主处理器向协处理器发出返回指令；至少一个参数寄存器，根据主处理器发出的调用指令从数据总线读取操作参数以提供给协处理器，并根据主处理器发出的返回指令从数据总线读取返回参数以提供给协处理器；至少一个协处理器，根据所述操作参数执行操作，所述协处理器包括内部寄存器，协处理器在操作完成后将操作结果存储在所述内部寄存器中；外部寄存器，协处理器根据所述返回参数将协处理器内部寄存器中存储的操作结果写入该外部寄存器；主处理器读取该外部寄存器中的操作结果。
阻塞处理器接口系统

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