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[发明专利]多处理器系统-CN201910832331.4在审
发明人：塩安麻人;池田真歩;谷畑友树;野田尚志;野村建太 -专利权人：富士施乐株式会社
申请日： 2019-09-04 - 公布日： 2020-09-29 - 主分类号： G06F15/173 文献下载
摘要：一种多处理器系统，其至少包括第1处理器和第2处理器，所述多处理器系统具备：存储单元，存储第1处理器执行的第1程序和第2处理器执行的第2程序；存储器部，具有所述第2处理器的存储器使用区域；及监视单元，经由通信线路而连接于所述存储单元及所述存储器部，在从所述存储单元读取的程序为所述第2程序的情况下，将所读取的所述第2程序存储于所述存储器部。所述多处理器系统能够比现有技术更快地启动第2处理器。
处理器系统

[发明专利]用于构造大型可扩展处理器系统的处理器块-CN200410035054.8无效
发明人：拉维·K·阿里迈利;维森特·E·钟;乔迪·B·乔伊纳;杰里·D·刘易斯 -专利权人：国际商业机器公司
申请日： 2004-04-20 - 公布日： 2004-11-03 - 主分类号： G06F9/00 文献下载
摘要：一种方法与系统，用于提供被用作大型数据处理系统的构件的多处理器处理器块。使用两个四路多芯片模块(MCM)来生成该处理器块。第一与第二MCM在其各自处理器之间配置有正规布线。该附加布线使第一MCM的每个处理器基本能够直接访问不具有任何映射关系(affinity)的下一个MCM的分布式存储器组件。该处理器块插入处理器机架，该机架被配置来接收多个处理器块，这些一起构成所述大型数据处理系统。
用于构造大型扩展处理器系统

[发明专利]适用于不完全对称多处理微控制器的操作控制方法及操作系统-CN201810267232.1有效
发明人：赵楠;王晨薇;彭树文;高亚男;赵武玲;魏振;姚广;任祥正 -专利权人：核工业理化工程研究院
申请日： 2018-03-28 - 公布日： 2021-09-10 - 主分类号： G06F15/163 文献下载
摘要：本发明公开了一种适用于不完全对称多处理微控制器的操作控制方法及操作系统，所述的控制方法由特权处理器负责多处理器间的进程调度和资源分配，所有处理器都处理单处理器内的进程调度和资源分配，多处理器之间通过核间通讯嵌入式操作系统，包括任务调度、驱动管理和应用工具链等功能，通过本发明的的进程管理器、驱动管理器以及应用的编译链接器，以实现在单一系统下协调控制多颗处理核心的目标，从而提高系统执行效率、降低应用设计复杂度
适用于不完全称多处理控制器操作控制方法操作系统

[发明专利]一种多处理器服务器的系统容错方法-CN201310363559.6在审
发明人：李博乐;林楷智 -专利权人：浪潮电子信息产业股份有限公司
申请日： 2013-08-20 - 公布日： 2013-12-04 - 主分类号： G06F11/07 文献下载
摘要：本发明提供一种多处理器服务器的系统容错方法，其具体过程为：系统侦测处理器故障，并上报给监控管理单元；监控管理单元对故障进行分析判断，达到一定的故障级别后，向系统发出中断请求；系统接收中断后，根据事先制定的容错策略进行配置降级，上述步骤针对的是多处理器服务器。该一种多处理器服务器的系统容错方法和现有技术相比，以降低配置为代价，提升系统可靠性，实用性强，易于推广。
一种处理器服务器系统容错方法

[发明专利]一种实时的容错的多处理器系统结构模型-CN201810338577.1在审
发明人：季振洲;吴振 -专利权人：哈尔滨工业大学（威海）
申请日： 2018-04-16 - 公布日： 2018-09-28 - 主分类号： G06F15/16 文献下载
摘要：本文结合实时容错的多处理器系统体系结构的需求，根据实时系统要确保所有任务在截止期限之前正确的完成的需要，以及针对传统的实时调度通过启发式算法利用软件完成，其性能与效率较低，对于多处理器实时系统的容错能力差的缺点将实时任务分解为线性不相关的子任务，提出一种实时的容错的多处理器系统结构模型，对于实时系统进行优化，采用了中心型的调度硬件模型，并且采用了任务冗余方案来实现容错能力。本发明在处理器的任务拒绝率、多处理器运行时间分配偏差比例以及最早完成时间三个优化参数明显优于传统方法，而且适应度高，满足多方面的需要。
多处理器系统实时系统多处理器结构模型容错能力启发式算法线性不相关截止期限任务分解时间分配实时调度实时容错体系结构硬件模型优化参数冗余传统的适应度处理器调度优化

[发明专利]多处理器模块-CN200510110887.0无效
发明人：杨善凯;倪世军;沈剑;丁蕾;丁海鸣;苑方 -专利权人：泰安电脑科技（上海）有限公司;泰安电脑科技股份有限公司
申请日： 2005-11-29 - 公布日： 2007-06-13 - 主分类号： G06F15/163 文献下载
摘要：一种多处理器模块，主要包括有八个处理器，其中通过一对总线以交错方式分别连结二处理器，以缩短处理器与另一处理器之间的通讯路径，亦即降低处理器间的传输迟延(latency)，进而提高此多处理器模块的数据传递或执行指令的速度
处理器模块

[发明专利]多处理器共享一个调试串口的方法-CN202011594774.3在审
发明人：赵新星;邓国理 -专利权人：西安富成防务科技有限公司
申请日： 2020-12-29 - 公布日： 2021-04-16 - 主分类号： G06F11/263 文献下载
摘要：本发明属于计算机领域，涉及一种多处理器共享一个调试串口的方法，包括：1)将多个嵌入式处理器分别与FPGA/CPLD相连，由FPGA/CPLD统一处理对外接口；2)由FPGA/CPLD进行uart数据的收发；3)多个嵌入式处理器中的每个嵌入式处理器轮流独占FPGA/CPLD的对外uart接口，并通过FPGA/CPLD的统一的对外uart接口分时进行调试以及自动化测试。本发明提供了一种方便在批量生产阶段进行自动化测试的多处理器共享一个调试串口的方法。
处理器共享一个调试串口方法

[发明专利]多处理器系统的通信仿真方法、引擎及系统-CN201110110825.5有效
发明人：钱磊;谢向辉;李宏亮;张昆;郝子宇;吴东 -专利权人：无锡江南计算技术研究所
申请日： 2011-04-29 - 公布日： 2012-10-31 - 主分类号： G06F15/173 文献下载
摘要：一种多处理器系统的通信仿真方法、引擎及系统，所述方法包括：创建多个仿真进程，每一个仿真进程对所述多处理器系统中的一个处理器进行仿真；获取所述多处理器系统中发送端处理器发出的通信消息，对所述发送端处理器的发送过程进行仿真，将所述通信消息转换为网络数据包；基于所述仿真进程之间的通信机制将所述网络数据包传输至对接收端处理器进行仿真的仿真进程；对所述接收端处理器的接收过程进行仿真，将所述网络数据包拆解为通信消息并将其传输至所述接收端处理器
处理器系统通信仿真方法引擎

[发明专利]用于电牵引系统的多处理器控制器的功率供应布局-CN200910225026.5有效
发明人： T·D·彼得森 -专利权人：通用汽车环球科技运作公司
申请日： 2009-11-24 - 公布日： 2010-06-16 - 主分类号： H02M3/00 文献下载
摘要：本发明涉及用于电牵引系统的多处理器控制器的功率供应布局。提供多处理器控制器。多处理器控制器可以用于控制基于车辆的电牵引系统中的变换器的操作。多处理器控制器包括：第一处理器装置，所述第一处理器装置具有第一供应电压节点；第二处理器装置，所述第二处理器装置具有第二供应电压节点；第一电压调节器；和第二电压调节器。所述第一电压调节器具有联接到所述第一供应电压节点的第一输出电压节点，且所述第一电压调节器配置成产生用于所述第一处理器装置的第一调节供应电压。所述第二电压调节器具有联接到所述第二供应电压节点的第二输出电压节点，且所述第二电压调节器配置成产生用于所述第二处理器装置的第二调节供应电压。
用于牵引系统处理器控制器功率供应布局

[发明专利]一种基于PCIe交换机的多节点动态管理方法及系统-CN202211612314.8在审
发明人：邱凯强;王轩;王树争;吴志川;包文帆;杨磊 -专利权人：中国航空工业集团公司西安航空计算技术研究所
申请日： 2022-12-15 - 公布日： 2023-06-09 - 主分类号： H04L49/552 文献下载
摘要：本发明提供了一种基于PCIe交换机的多节点动态管理方法及系统，系统包括PCIe交换机、多处理器节点，多处理器节点与PCIe交换机连接，多处理器节点包括一个上游端口节点、多个下游端口节点，上游端口节点用于PCIe交换机链路配置、数据处理、数据分发、数据管理，下游端口节点用于接收处理上游端口节点分配的数据，并将处理后的数据输出。方法包括定义多处理器节点内上游端口节点、下游端口节点；上游端口节点对PCIe交换机进行链路配置、数据处理、数据分发、数据管理，下游端口节点接收并处理分发的数据。本发明的方法及系统可以增加产品数据交换和处理的速率，提供容错备份能力与健康监测能力以提高可靠性。
一种基于 pcie 交换机节点动态管理方法系统

[发明专利]多处理器系统及其通信方法、处理器内核-CN202111454988.5在审
发明人：杨成雷 -专利权人：比亚迪股份有限公司
申请日： 2021-11-30 - 公布日： 2023-06-02 - 主分类号： G06F15/167 文献下载
摘要：本申请公开了一种多处理器系统及其通信方法、处理器内核，所述多处理器系统包括至少两个处理器内核，所述至少两个处理器内核通过共享内存进行数据传输，所述至少两个处理器内核的通信周期具有相同的周期性，所述通信周期包括读写时间段和非读写时间段，所述通信方法包括：在向其他处理器内核发送目标数据时，获取当前时间和所述通信周期；根据所述当前时间和所述通信周期，判断所述当前时间所处的时间段，并在所述当前时间处于所述读写时间段时，向所述共享内存发送所述目标数据，能够通过时分复用方式有效提高多处理器系统的数据处理效率。
处理器系统及其通信方法内核

[发明专利]单处理器操作系统并行处理系统中的安全管理系统-CN200410069890.8有效
发明人：井上浩明;伊藤义行;酒井淳嗣;枝广正人 -专利权人：日本电气株式会社
申请日： 2004-07-15 - 公布日： 2005-02-09 - 主分类号： G06F15/80 文献下载
摘要：在多处理器上运行单处理器OS和应用程序的并行处理系统上，相对于应用程序，通过多处理器实现了并行处理，向能够在应用程序内并行化的工作单元提供单处理器OS服务的OS服务单元，响应来自工作单元的处理请求，控制相对于处理请求的安全功能
处理器操作系统并行处理系统中的安全管理

[发明专利]多处理器控制设备、其控制方法和集成电路-CN200510098045.8有效
发明人：西冈伸一郎 -专利权人：松下电器产业株式会社
申请日： 2005-07-01 - 公布日： 2006-02-15 - 主分类号： G06F15/177 文献下载
摘要：提供了一种多处理器控制设备，其在追求为多处理器节省功耗的同时能抑制整个操作的处理速度的削减。该多处理器控制设备包括：执行控制单元，其可操作用于控制处理器以便当除该处理器以外的处理器已经结束各自并行执行的操作时开始执行使用这些操作的结果的操作；和功率控制单元，其可操作用于控制给处理器供电，其中当该处理器已经受供电限制时，该功率控制单元在其它处理器的其中一个结束相应的操作之前取消供电限制，所述其它处理器的其中一个是所有其它处理器中最后一个将结束相应操作的处理器。
处理器控制设备方法集成电路

[发明专利]一种用于多处理器的多端口访存控制器及其控制方法-CN201410801564.5在审
发明人：胡孔阳;刘小明;龚晓华;刘玉;胡海生;王媛 -专利权人：中国电子科技集团公司第三十八研究所
申请日： 2014-12-22 - 公布日： 2015-04-29 - 主分类号： G06F13/18 文献下载
摘要：本发明涉及一种用于多处理器的多端口访存控制器，包括指令通道，其输入端分别与多处理器的外设DMA通道、内核DMA通道的输出端相连，其输出端与仲裁模块的输入端相连，仲裁模块的输出端与存储器阵列的输入端相连，存储器阵列的输出端与数据通道的输入端相连，数据通道的输出端分别与多处理器的外设DMA通道、内核DMA通道的输入端相连。本发明还公开了一种用于多处理器的多端口访存控制器的控制方法。本发明为多路DMA通道并发请求提供了有效的响应机制，兼顾请求响应的实时性和存储器带宽充分利用的特点，能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间。
一种用于处理器多端口访存控制器及其控制方法

[发明专利]通过运行不同代码来对启动序列进行掩码的系统和方法-CN200710105555.2无效
发明人： C·M·奥尼尔;S·L·罗伯茨;J·J·德门特;J·N·戴尔 -专利权人：国际商业机器公司
申请日： 2007-05-25 - 公布日： 2007-12-12 - 主分类号： G06F9/445 文献下载
摘要：本发明提供一种用于通过在多处理器系统的每个处理器上运行不同的代码来对启动序列进行掩码的方法和系统。利用该系统和方法，选择多处理器系统中的一个处理器作为启动处理器。多处理器系统的其他处理器执行掩码代码，所述掩码代码产生电磁和/或热特征，用于对实际的启动处理器的电磁和/或热特征进行掩码。由每个非启动处理器执行的掩码代码可以彼此不同，并且可以从存储在掩码代码存储设备中的多个掩码代码序列中随机选择。在每个非启动处理器上的掩码代码的每个执行可以产生不同的电磁和/或热特征，使得从外部监控角度来看没有处理器看起来是唯一的。
通过运行不同代码启动序列进行掩码系统方法

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