[发明专利]乘累加处理器有效
| 申请号： | 201811311471.9 | 申请日： | 2018-11-06 |
| 公开（公告）号： | CN109669666B | 公开（公告）日： | 2022-12-16 |
| 发明（设计）人： | 刘勇攀;岳金山;刘若洋;袁哲;孙文钰;李学清;杨华中 | 申请（专利权）人： | 清华大学 |
| 主分类号： | G06F7/525 | 分类号： | G06F7/525;G06N3/04 |
| 代理公司： | 北京路浩知识产权代理有限公司 11002 | 代理人： | 王莹;吴欢燕 |
| 地址： | 100084 北京市海*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明实施例提供一种乘累加处理器，包括：乘累加阵列包括阵列式排列的多个乘累加单元；存储器为转置静态随机访问存储器，用于存储第一变换域序列；串并行转换模块，用于从存储器中获取第一变换域序列中第m个位置的数据，将获取的第一变换域序列中第m个位置的数据分别输入对应的乘累加阵列中的各行；乘累加单元，用于根据输入乘累加单元所在行的第一变换域序列中第m个位置的数据和输入乘累加单元所在列的第二变换域序列中的数据进行乘累加。本发明实施例提供的乘累加处理器，实现了数据的复用，减少了对存储器中数据的读取次数，能提高数据处理效率、降低乘累加处理器的功耗。 | ||
| 搜索关键词： | 累加 处理器 | ||
【主权项】：
1.一种乘累加处理器，其特征在于，包括：存储器、串并行转换模块和乘累加阵列；所述乘累加阵列包括阵列式排列的多个乘累加单元；所述存储器为转置静态随机访问存储器，用于存储第一变换域序列；所述串并行转换模块，用于从所述存储器中获取第一变换域序列中第m个位置的数据，将获取的第一变换域序列中第m个位置的数据分别输入对应的所述乘累加阵列中的各行；所述乘累加单元，用于根据输入所述乘累加单元所在行的第一变换域序列中第m个位置的数据和输入所述乘累加单元所在列的第二变换域序列中的数据进行乘累加；其中，所述第一变换域序列包括M个位置的数据，M表示第一变换域序列的数据位宽；m＝1,2,…,M。
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