[发明专利]一种用于射频端口静电放电防护的可控硅电路

摘要

一种用于射频端口静电放电防护的可控硅电路，包括上拉可控硅、下拉可控硅以及第一限流电阻、第二限流电阻、第三限流电阻和第四限流电阻。本发明结合栅接地N型MOS管(GGNMOS)低触发电压和可控硅(SCR)低寄生电容的特点，将Poly多晶硅嵌入可控硅中，从而实现低触发电压和低寄生电容的特性，此外，本发明中的可控硅采用轴对称阱结构并加入限流电阻来增强ESD防护电路的鲁棒性。

主权项

1.一种用于射频端口静电放电防护的可控硅电路，其特征在于：包括上拉可控硅(1)、下拉可控硅(2)以及第一限流电阻(3)、第二限流电阻(4)、第三限流电阻(5)和第四限流电阻(6)；上拉可控硅(1)包括第一P型衬底层(11)，第一P型衬底层(11)上分别设有第一N阱(12)、第一P阱(13)和第二N阱(14)，第一P阱(13)居中，第一N阱(12)和第二N阱(14)分别对称设置在第一P阱(13)的两侧；第一N阱(12)中分别设有从第一N阱(12)上表面注入其中的第一N+注入区(15)、第一P+注入区(16)和第二P+注入区(17)，第一N+注入区(15)、第一P+注入区(16)及第二P+注入区(17)三者之间间隔设置，第一P+注入区(16)位于其他两者之间，第一N阱(12)上还设有在第一N阱(12)上表面淀积的第一Poly多晶硅(18)，第一Poly多晶硅(18)位于第一P+注入区(16)与第二P+注入区(17)之间的对称中心线上；第一P阱(13)中设有第二N+注入区(19)且设置在第一P阱(13)的中心线上；同样地，在第二N阱(14)中及其上表面也设有分别与第二P+注入区(17)、第一P+注入区(16)、第一N+注入区(15)以及第一Poly多晶硅(18)对称布置的第三P+注入区(20)、第四P+注入区(21)、第三N+注入区(22)及第二Poly多晶硅(23)；上拉可控硅(1)中，第一N阱(12)中的第一N+注入区(15)、第一P+注入区(16)和第一Poly多晶硅(18)以及第二N阱(14)中的第四P+注入区(21)、第三N+注入区(22)和第二Poly多晶硅(23)均连接电源线；第一N阱(12)中的第二P+注入区(17)连接第一限流电阻(3)的阳极，第一P阱(13)中的第二N+注入区(19)连接第一限流电阻(3)的阴极和第二限流电阻(4)的阴极，第二N阱(14)中的第三P+注入区(20)连接第二限流电阻(4)的阳极；下拉可控硅(2)包括第二P型衬底层(31)，第二P型衬底层(31)上分别设有第二P阱(32)、第三N阱(33)和第三P阱(34)，第三N阱(33)居中，第二P阱(32)和第三P阱(34)分别对称设置在第三N阱(33)的两侧；第二P阱(32)中分别设有从第二P阱(32)上表面注入其中的第五P+注入区(35)、第四N+注入区(36)和第五N+注入区(37)，第五P+注入区(35)、第四N+注入区(36)及第五N+注入区(37)三者之间间隔设置，第四N+注入区(36)位于其他两者之间，第二P阱(32)上还设有在第二P阱(32)上表面淀积的第三Poly多晶硅(38)，第三Poly多晶硅(38)位于第四N+注入区(36)与第五N+注入区(37)之间的对称中心线上；第三N阱(33)中设有第六P+注入区(39)且设置在第三N阱(33)的中心线上；同样地，在第三P阱(34)中及其上表面也设有分别与第五N+注入区(37)、第四N+注入区(36)、第五P+注入区(35)以及第三Poly多晶硅(38)对称布置的第六N+注入区(40)、第七N+注入区(41)、第七P+注入区(42)和第四Poly多晶硅(43)；下拉可控硅(2)中，第二P阱(32)中的第五P+注入区(35)、第四N+注入区(36)和第三Poly多晶硅(38)以及第三P阱(34)中的第七N+注入区(41)、第七P+注入区(42)和第四Poly多晶硅(43)均连接地线，第二P阱(32)中的第五N+注入区(37)连接第三限流电阻(5)的阳极，第三N阱(33)中的第六P+注入区(39)连接第三限流电阻(5)的阴极和第四限流电阻(6)的阴极，第三P阱(34)中的第六N+注入区(40)接第四限流电阻(6)的阳极；第一限流电阻(3)的阴极、第二限流电阻(4)的阴极以及上拉可控硅(1)第一P阱(13)中的第二N+注入区(19)的连接端与第三限流电阻(5)的阴极、第二限流电阻(4)的阴极以及下拉可控硅(2)第三N阱(33)中的第六P+注入区(39)的连接端互连并连接到射频端口。