[发明专利]全数字锁相环及其控制方法有效
| 申请号： | 201710018793.3 | 申请日： | 2017-01-10 |
| 公开（公告）号： | CN107046421B | 公开（公告）日： | 2021-12-21 |
| 发明（设计）人： | O·布尔格;王海松;高翔 | 申请（专利权）人： | 马维尔亚洲私人有限公司 |
| 主分类号： | H03L7/099 | 分类号： | H03L7/099 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 张维;潘聪 |
| 地址： | 新加坡*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种数字锁相环(DPLL)电路，包括数字‑时间转换器(DTC)，其被配置成根据延迟控制信号来延迟参考时钟信号而生成延迟的参考时钟信号；以及耦合到DTC的输出的时间‑数字转换器(TDC)。TDC被配置成根据延迟的参考时钟信号对转变信号的值进行采样，并且生成指示延迟的时钟信号与输入时钟信号之间的相位差的输出信号。一种控制DPLL的方法，包括：根据延迟控制信号来延迟参考时钟信号，根据延迟的参考时钟信号对转变信号的值进行采样，生成指示延迟的时钟信号与输入时钟信号之间的相位差的输出信号，以及根据输出信号来生成数字控制振荡器(DCO)时钟信号。 | ||
| 搜索关键词： | 数字 锁相环 及其 控制 方法 | ||
【主权项】：
一种数字锁相环(DPLL)电路，包括：数字‑时间转换器(DTC)，被配置成通过根据延迟控制信号来延迟参考时钟信号而生成延迟的参考时钟信号；和时间‑数字转换器(TDC)，耦合到所述DTC的输出，所述TDC被配置成根据所述延迟的参考时钟信号对转变信号的值进行采样，并且被配置成生成指示所述延迟的参考时钟信号和输入时钟信号之间的相位差的输出信号，所述转变信号在逻辑高值和逻辑低值之间转变。
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