[发明专利]全数字锁相环及其控制方法

说明书

一种数字锁相环(DPLL)电路，包括数字‑时间转换器(DTC)，其被配置成根据延迟控制信号来延迟参考时钟信号而生成延迟的参考时钟信号；以及耦合到DTC的输出的时间‑数字转换器(TDC)。TDC被配置成根据延迟的参考时钟信号对转变信号的值进行采样，并且生成指示延迟的时钟信号与输入时钟信号之间的相位差的输出信号。一种控制DPLL的方法，包括：根据延迟控制信号来延迟参考时钟信号，根据延迟的参考时钟信号对转变信号的值进行采样，生成指示延迟的时钟信号与输入时钟信号之间的相位差的输出信号，以及根据输出信号来生成数字控制振荡器(DCO)时钟信号。

相关申请的交叉引用

本公开要求于2016年1月18日提交的美国临时申请第62/279,922号的权益，其全部内容通过引用并入本文。

背景技术

本文中所提供的背景技术描述是为了一般地呈现本公开的上下文的目的。当前命名的发明人的工作、在该背景技术部分中描述的工作的程度以及在提交时可能不另外作为现有技术限定的描述的方面既不明确地也不隐含地被纳入相对于本公开的现有技术。

全数字锁相环(ADPLL)是具有数字相位检测器、数字环路(loop)滤波器和数字控制振荡器的PLL。考虑到小的电路面积、可测试性和可编程性，ADPLL具有优于模拟PLL的有益方面。常规ADPLL包括时间-数字转换器(TDC)、分频器和数字控制振荡器(DCO)。当DCO生成输出时钟信号时，分频器将输出时钟信号除以预先确定的分频因子，并且TDC测量经分频的时钟信号与参考时钟信号之间的相位差。TDC的有限分辨率导致量化误差，并且因此增加了ADPLL的整体相位噪声。

发明内容

在实施例中，数字锁相环(DPLL)电路包括数字-时间转换器(DTC)，其被配置成根据延迟控制信号通过延迟参考时钟信号来生成延迟的参考时钟信号；以及耦合到DTC的输出的时间-数字转换器(TDC)。TDC被配置成根据延迟的参考时钟信号对转变(transition)信号的值进行采样，并且生成指示延迟的时钟信号与输入时钟信号之间的相位差的输出信号。转变信号在逻辑高值和逻辑低值之间转变。

在实施例中，DPLL电路还包括控制器，该控制器包括Δ-Σ调制器，该控制器被配置成根据来自Δ-Σ调制器的输出序列来生成延迟控制信号和分频器控制信号；以及分频器，该分频器被配置成根据分频器控制信号来对DPLL的输出时钟信号的频率进行分频，以输出输入时钟信号。DTC生成延迟的参考时钟信号，其包括与输入时钟信号中的第二相位误差基本上相同的第一相位误差，第一相位误差和第二相位误差与Δ-Σ调制器的量化误差相关联。

在实施例中，TDC包括斜率(slope)生成电路，其被配置成根据输入时钟信号生成转变信号；以及模数转换器(ADC)，其被配置成在与延迟的参考时钟信号的边沿相对应的时间对转变信号的值进行采样以生成来自TDC的输出信号。

在实施例中，斜率生成电路包括第一缓冲器，其被配置成根据输入时钟信号来提供电流；电阻器，其具有耦合到第一缓冲器的输出以接收电流的第一端、以及耦合到第一输出节点以传送所接收的电流的第二端；以及第一电容器，其具有耦合到第一输出节点以接收所传送的电流的第一端、以及耦合到接地的第二端，该第一电容器被充电以在第一输出节点处生成转变信号。ADC包括被配置成响应于延迟的参考时钟信号而将第一输出节点耦合到第二输出节点的开关元件、以及具有耦合到第二输出节点的第一端和耦合到接地的第二端的第二电容器。

在实施例中，TDC包括被配置成根据延迟的参考时钟信号来提供电流的缓冲器；具有耦合到缓冲器的输出以接收电流的第一端的电阻器；具有第一端和第二端的电容器，第一端耦合到输出节点，第二端耦合到接地；以及开关元件，其被配置成响应于延迟的参考时钟而将电阻器的第二端耦合到电容器的第一端，以使流过电阻器的电流对电容器进行充电，以在输出节点处生成转变信号。