[发明专利]全数字锁相环及其控制方法

权利要求书

1.一种数字锁相环(DPLL)电路，包括：

数字-时间转换器(DTC)，被配置成通过根据延迟控制信号来延迟参考时钟信号而生成延迟的参考时钟信号；和

时间-数字转换器(TDC)，耦合到所述DTC的输出，所述TDC被配置成：

基于输入时钟信号和所述延迟的参考时钟信号的各自转变来生成转变信号；以及

根据所述延迟的参考时钟信号对所述转变信号的值进行采样，并且生成指示所述延迟的参考时钟信号和所述输入时钟信号之间的相位差的输出信号，所述转变信号在逻辑高值和逻辑低值之间转变。

2.根据权利要求1所述的电路，还包括：

控制器，包括Δ-Σ调制器，所述控制器被配置成根据来自所述Δ-Σ调制器的输出序列来生成所述延迟控制信号和分频器控制信号；和

分频器，被配置成根据所述分频器控制信号对所述DPLL的输出时钟信号的频率进行分频，以输出所述输入时钟信号，

其中所述DTC生成所述延迟的参考时钟信号，所述延迟的参考时钟信号包括与所述输入时钟信号中的第二相位误差基本上相同的第一相位误差，所述第一相位误差和所述第二相位误差与所述Δ-Σ调制器的量化误差相关联。

3.根据权利要求1所述的电路，其中所述TDC包括：

斜率生成电路，被配置成根据所述输入时钟信号来生成所述转变信号；和

模数转换器(ADC)，被配置成在与所述延迟的参考时钟信号的边沿相对应的时间对所述转变信号的值进行采样，以从所述TDC生成所述输出信号。

4.根据权利要求3所述的电路，其中所述斜率生成电路包括：

第一缓冲器，被配置成根据所述输入时钟信号来提供电流；

电阻器，具有被耦合到所述第一缓冲器的输出以接收所述电流的第一端、以及被耦合到第一输出节点以传送所述接收的电流的第二端；和

第一电容器，具有被耦合到所述第一输出节点以接收所述传送的电流的第一端、以及被耦合到接地的第二端，所述第一电容器被充电以在所述第一输出节点处生成所述转变信号，以及

其中所述ADC包括：

开关元件，被配置成响应于所述延迟的参考时钟信号将所述第一输出节点耦合到第二输出节点；和

第二电容器，具有被耦合到所述第二输出节点的第一端、以及被耦合到所述接地的第二端。

5.根据权利要求1所述的电路，其中所述TDC包括：

缓冲器，被配置成根据所述延迟的参考时钟信号来提供电流；

电阻器，具有被耦合到所述缓冲器的输出以接收所述电流的第一端；

电容器，具有第一端和第二端，所述第一端被耦合到输出节点，所述第二端被耦合到接地；和

开关元件，被配置成响应于所述延迟的参考时钟信号将所述电阻器的第二端耦合到所述电容器的所述第一端，以使流过所述电阻器的电流对所述电容器充电，以在所述输出节点处生成所述转变信号。

6.根据权利要求1所述的电路，其中所述DTC包括：

第一晶体管；

第二晶体管，具有被耦合到接地的源极；

第一电阻器，具有被耦合到所述第一晶体管的漏极的第一端、以及被耦合到所述第二晶体管的漏极的第二端；

第一电容器组，被耦合到所述第一电阻器的所述第一端并且被配置成根据所述延迟控制信号来调整第一电容值；和

电容器，具有被耦合到所述第一电阻器的所述第一端的第一端、以及被耦合到所述接地的第二端。

7.根据权利要求6所述的电路，其中所述DTC还包括：

第三晶体管；

第四晶体管，具有被耦合到所述接地的源极；

第二电阻器，具有被耦合到所述第三晶体管的漏极的第一端、以及被耦合到所述第四晶体管的漏极的第二端；和

第二电容器组，被耦合到所述第二电阻器的所述第一端并且被配置成根据所述延迟控制信号的互补版本来调整第二电容值。