[发明专利]超低相位噪声频率合成器

摘要

一种系统，所述系统使用分数N锁相环(PLL)、样本基准PLL和DDS(数字直接合成器)来提供超低相位噪声频率合成器。现代先进的通信系统包括频率合成器，所述频率合成器向发射机和接收机的其它部分提供频率输出信号，以使该系统能够以设定的频带运行。频率合成器的性能决定了通信链路的性能。今天，先进的通信系统包括单环路频率合成器，所述频率合成器不能完全提供用于误差(对于256QAM，为了无误差，实际相位偏差为0.4‑0.5°)的较低相位偏差，这使用户能够接收高数据速率。所提出的系统通过提供低得多的相位偏差误差水平来克服当前现有技术通信系统的缺陷，这将导致高得多的调制方案和高数据速率。

主权项

一种系统，包括：至少一个超低相位噪声频率合成器，其中,所述至少一个超低相位噪声频率合成器包括：(i)至少一个定时装置，所述定时装置被配置成生成至少一个第一时钟频率的至少一个第一时钟信号；(ii)至少一个采样锁相环(PLL)，其中，所述至少一个采样PLL包括：(a)至少一个采样鉴相器，所述采样鉴相器被配置成接收所述至少一个第一时钟信号和单个基准频率，以生成至少一个第一模拟控制电压；和(b)至少一个基准压控振荡器(VCO)，所述基准压控振荡器被配置成接收所述至少一个模拟控制电压，以生成所述单个基准频率；(iii)至少一个第一固定分频器，所述第一固定分频器被配置成接收所述至少一个基准频率并且将所述至少一个基准频率除以第一预定义因子，以生成至少一个数字直接合成器(DDS)时钟信号；(iv)至少一个高频DDS，其被配置成接收所述至少一个DDS时钟信号，并且生成至少一个第二时钟频率的至少一个第二时钟信号；和(v)至少一个主锁相环(PLL)，其中，所述至少一个主PLL包括：(a)至少一个高频数字鉴相器/频率检测器，其被配置成接收并比较所述至少一个第二时钟频率和至少一个反馈频率，以生成至少一个第二模拟控制电压和至少一个数字控制电压；(b)至少一个主VCO，其被配置成接收所述至少一个第一模拟控制电压或所述至少一个第二模拟控制电压，并生成至少一个输出频率的至少一个输出信号，其中，所述至少一个数字控制电压控制：由所述至少一个主VCO接收所述至少一个第一模拟控制电压或所述至少一个第二模拟控制电压中的哪一个；(c)至少一个下变频混频器，其被配置成混频所述至少一个输出频率和所述基准频率，以生成至少一个中频；和(d)至少一个第二固定分频器，其被配置成接收所述至少一个中频并将其除以第二预定因子，以生成所述至少一个反馈频率。