[实用新型]一种占空比矫正电路有效
| 申请号： | 201620147857.0 | 申请日： | 2016-02-26 |
| 公开（公告）号： | CN205407760U | 公开（公告）日： | 2016-07-27 |
| 发明（设计）人： | 郭晓锋 | 申请（专利权）人： | 西安紫光国芯半导体有限公司 |
| 主分类号： | H03K3/017 | 分类号： | H03K3/017 |
| 代理公司： | 西安通大专利代理有限责任公司 61200 | 代理人： | 陆万寿 |
| 地址： | 710075 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本实用新型公开一种占空比矫正电路，所述占空比矫正电路中分频器的输入端连接输入时钟000，分频器的第一差分时钟输出端连接倍频器和第一DCC延迟链的时钟输入端；分频器的第二差分时钟输出端连接倍频器、第三DCC延迟链的时钟输入端和鉴相器的第一输入端；第一DCC延迟链的输出端连接第二DCC延迟链的时钟输入端和倍频器；第二DCC延迟链的输出端连接鉴相器的第二输入端，鉴相器的输出端通过控制器连接第一DCC延迟链、第二DCC延迟链和第三DCC延迟链的控制端；第三DCC延迟链的输出端连接倍频器。本实用新型使时钟用输入时钟一半的频率通过DCC电路，可以很好的增大DCC电路的输入时钟范围，并有效的降低电路功耗。 | ||
| 搜索关键词： | 一种 矫正 电路 | ||
【主权项】：
一种占空比矫正电路，其特征在于，包括分频器、第一DCC延迟链、第二DCC延迟链、第三DCC延迟链、鉴相器、控制器和倍频器；分频器的输入端连接输入时钟000，分频器的第一差分时钟输出端连接倍频器和第一DCC延迟链的时钟输入端；分频器的第二差分时钟输出端连接倍频器、第三DCC延迟链的时钟输入端和鉴相器的第一输入端；第一DCC延迟链的输出端连接第二DCC延迟链的时钟输入端和倍频器；第二DCC延迟链的输出端连接鉴相器的第二输入端，鉴相器的输出端通过控制器连接第一DCC延迟链、第二DCC延迟链和第三DCC延迟链的控制端；第三DCC延迟链的输出端连接倍频器。
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