[发明专利]时序控制全数字DLL控制电路、NAND FLash控制器控制方法

摘要

本发明提出了一种时序控制全数字DLL控制电路、NAND FLash控制器控制方法，通过延迟锁定环实现对DQS进行90度延迟，送至NAND Flash控制器，保证从中间采样数据，完成数据精确地写入至存储器阵列和从阵列中读取数据；所述延迟锁定环由全数字电路构成，相比传统的模拟DLL电路，本发明的全数字具有功耗小，可移植性好，结构简单的优点，可实现90度、180度等多个相位延迟并具有自我调节能力，其中相位延迟的具体值可由应用层软件通过CPU写寄存器配置，采用增加或者减少延迟链中的延迟单元级数，来实现所配置的延迟度数，大大提高延迟锁定环的灵活性；通过配置多条延迟链，实现NAND Flash控制器对多个通道存储器NAND Flash颗粒读写访问操作时所需的时序延迟信号。

主权项

一种用于NAND Flash控制器的时序控制全数字DLL控制方法，其特征在于，包括以下步骤：步骤1：初始信号clk_ref取反，且通过延迟单元延迟得到第二信号clk_bf；所述初始信号clk_ref延迟时，依次通过第一延迟单元、第二延迟单元进行延迟；步骤2：所述初始clk_ref和第二信号clk_bf采用各自上升沿进行互相采样，送至自我调节模块中，所述自我调节模块根据配置的延迟值完成自动调节功能；步骤3：通过自我调节模块将延迟结果输出至延迟计算模块，所述延迟计算模块通过计算延迟值是否到达所配置的延迟，若得到的延迟值大于所配置的延迟值，由延迟计算模块控制延迟链，减少所在延迟链的延迟单元，直到得到90度的延迟或达到CPU所配置的延迟值大小；步骤4：根据CPU配置的值，通过延迟单元计算模块所控制的增加还是减少延迟单元信息来决定读、写延迟链的具体延迟级数；若得到的延迟值小于所配置的延迟值，则所述延迟计算模块控制延迟链，增加所在延迟链中的延迟单元；若得到的延迟值小大所配置的延迟值，减少所在延迟链中的延迟单元，直到调节得到90度延迟值或所配置的延迟值大小；步骤5：设置全数字DLL锁定模块，所述DLL锁定模块对数据端做出微调，保证所配置的延迟值大小稳定输出，然后锁定延迟控制信号，提供给NAND Flash控制器；步骤6：通过多路选择器MUX将延迟值送至NAND Flash控制器，最终送至接口时序DQS信号，按照NAND Flash接口时序，实现数据的正确采样，完成NAND Flash的正确读写操作；若得到的延迟值小于所配置的延迟值，则所述延迟计算模块控制延迟链，增加所在延迟链中的延迟单元，直到调节得到90度延迟值或所配置的延迟值大小；步骤7：NAND Flash控制器写数据时，按照写颗粒时序，控制器利用DLL输出的延迟90度的DQS信号在其上升沿和下降沿采样数据；NAND Flash控制器读数据时，将数据从颗粒中读至NAND Flash控制器，控制器采用DQS信号按照DDR方式分别在DQS的上升沿和下降沿对数据进行采样，数据送至NAND Flash控制器后，DLL电路将DQS信号延迟90度，保证从接口时序DQ的中间位置采样数据；步骤8：按照NAND Flash颗粒时序完成颗粒的访问。