[发明专利]基于数字延时电路的DC/DC控制器

摘要

本发明公开了一种基于数字延时电路的DC/DC控制器。该DC/DC控制器由时钟生成电路、脉宽发生电路、数字延时电路和或选通电路组成。其中时钟生成电路对输入时钟信号倍频后产生基础时钟信号输入到脉宽发生电路。脉宽发生电路产生粗调脉宽信号输入到数字延时电路和或选通电路。数字延时电路对粗调脉宽信号延时产生32路延时脉宽信号，然后由选择器选择一路对应的延时脉宽信号，并将其输入到或选通电路。最终延时脉宽信号与粗调脉宽信号通过或选通电路输出最终的DC/DC控制信号。本发明通过数字延时电路对粗调脉宽信号进行时延，在基础时钟信号不变的条件下将DC/DC控制信号的占空比分辨率提高了32倍，具有较强的准确性、通用性以及适用性。

主权项

1.一种基于数字延时电路的DC/DC控制器，其特征在于：包括时钟生成电路、脉宽发生电路、数字延时电路和或选通电路；时钟生成电路对输入时钟信号倍频后产生基础时钟信号输入到脉宽发生电路；在脉宽发生电路中，脉宽发生器控制基础时钟信号产生粗调脉宽信号，输入到数字延时电路和或选通电路；数字延时电路由32个基本延时电路和1个选择器组成，基本延时电路实现对粗调脉宽信号延时，产生32路延时脉宽信号，然后由选择器选择一路对应的延时脉宽信号，并将此延时脉宽信号输入到或选通电路；最终在或选通电路中，延时脉宽信号与粗调脉宽信号通过或门输出最终的DC/DC控制信号；在数字延时电路中，数字延时电路由32个基本延时电路级联而成，每个基本延时电路由5个基本延时单元级联而成，基本延时单元由FPGA内部查找表(LUT，Look‑up‑Table)实现延时功能；输入信号每经过一个基本延时单元，可延时一个最小延时时间T/（32*5），假设基础时钟信号周期为T，因此连续通过5个基本延时单元后延时时间为T/32,即每个基本延时电路的延时时间为T/32，由此粗调脉宽信号经过32个基本延时电路依次产生32路延时脉宽信号，并且相邻两路的延时脉宽信号的延时时间依次相差T/32，从而实现了基础时钟信号的32分频，实现了粗调脉宽信号延时时间的精确性与准确性；时钟生成电路由倍频器组成，倍频器将输入信号进行倍频得到所需的基础时钟信号，实现输入时钟信号的精确倍频；脉宽发生电路由脉宽发生器组成，在脉宽发生器中，由输入数组的高6位dc（10:5）控制脉宽发生器产生一个高电平的粗调脉宽信号，即粗调脉宽信号高电平的持续时间为dc（10:5）*T，假设基础时钟信号周期为T，从而实现脉宽的粗调；或选通电路由或门组成，或门将粗调脉宽信号的上升沿和延时脉宽信号的下降沿分别作为DC/DC控制信号的上升沿和下降沿，由查找表LUT（Look‑Up‑Table）实现，从而得到最终的DC/DC控制信号。