[发明专利]一种使用在OTN分组交换接口芯片内部的分时存储电路结构

摘要

本发明公开了一种高速异步处理数据的电路结构，支持低速接口向高速接口数据传输。这种结构适用于OTN中的传输，因为在处理数据单元模块之间存在多种频率的时钟信号，在OTN芯片与外部芯片包交换的时候，就需要将数据包发到高速接口进行交换，并且需要大量的异步FIFO电路。数据包输出还要经过轮询输出，FIFO地址与轮询地址产生庞大的地址选择网络，导致电路运算速度降低，本发明将大量的异步FIFO拆开并重新组合，将用1个控制电路和4个双端口RAM组合为一个跨时钟域处理数据的新的电路结构。

主权项

1.一种使用在OTN分组交换接口芯片内部的分时存储电路结构，其特征是：包括：8路数据缓存器，数据产生模块内部的8路切割电路(odu0_seg0,odu0_seg1,odu0_seg2,odu0_seg3,odu0_seg4,odu0_seg5,odu0_seg6,odu0_seg7)、时隙产生器、数据选择器、写使能选择器，读控制电路，写控制电路，存储器；所述写控制电路包括：写地址缓存电路、数据包计数器电路和数据包指示器电路；所述读控制电路包括：读计数器电路、读使能产生器和读地址缓存电路；其中，外部同时输入的8路数据至8路数据缓存器的第一输入端；8路数据缓存器的输出端分别连接到数据产生模块内部的8路切割电路的第一输入端；8路切割电路产生的读使能信号(rden0,rden1,rden2,rden3,rden4,rden5,rden6,rden7)分别连接到8路数据缓存器的第二输入端；8路切割电路的输出数据端连接到数据选择器的第一输入端，8路切割电路输出的写使能信号(wren0,wren1,wren2,wren3,wren4,wren5,wren6,wren7)连接到写使能选择器的第一输入端；时隙产生器产生8路时隙信号(odu0_send0,odu0_send1,odu0_send2,odu0_send3,odu0_send4,odu0_send5,odu0_send6,odu0_send7)分别连接到8路切割电路的第二输入端，时隙产生器输出信号(w_num)分别连接到数据选择器的第二输入端、写使能选择器的第二输入端、写控制电路内部的数据包计数器电路和写地址缓存电路的第一输入端；写使能选择器的输出信号(wren)分别连接到数据包计数器电路和写地址缓存电路的第二输入端；写地址缓存电路的输出信号(waddr)连接到存储器左侧的第一输入端、写控制电路的输出信号(wren)连接到存储器左侧的第二输入端；数据选择器的输出信号(wdata)连接到存储器左侧的第三输入端；数据包计数器电路的输出信号(cont)连接到数据包指示器电路的输入端；数据包指示器电路的第一输出信号(cnt_and_en)连接到读控制电路中的读使能产生器的第一输入端；读使能产生器的输出信号(cnt8)连接到读地址缓存电路的第一输入端，读使能产生器的第二输出信号(ren)分别连接到读地址缓存电路的第二输入端、读计数器电路的第一输入端和存储器左侧的第四输入端；读计数器电路的输出端(sub_en)连接到写控制电路的第一输入端；外部第一输入信号(ready)连接到读使能产生器的第二输入端，读使能产生器依据第一输入信号输出应答信号(valid)；外部第二输入信号(wclk)分别连接到数据产生模块的输入端、写控制电路的第二输入端、存储器左侧的第五输入端；外部第三输入信号(rclk)连接到读控制电路的第一输入端、存储器右侧的输入端；外部第四输入信号(rst_n)为连接到读控制电路的第二输入端的全局输入复位信号。