[发明专利]一种高速数据采集实时加除计算实现方法

摘要

本发明提供了一种高速数据采集实时加除计算实现方法，由硬件和软件组成，硬件中的传感器获取电信号，信号调理模块把传感器获取的电信号进行调理后送给ADC，ADC进行模拟信号数字化后送给FPGA/CPLD，FPGA/CPLD经过预处理后送给存储器存储或者送给中心处理器进行后处理；软件主要包含控制软件和算法实现软件，控制软件主要是实现启动ADC采集，控制信号调理模块；算法软件主要是在FPGA/CPLD中利用加法和移位运算实现高速采集数据的复杂的加除计算，实现高速采集的实时预处理。本发明提升了计算效率，降低了设计资源和成本，还减轻了设计的工作量和难度。

主权项

一种高速数据采集实时加除计算实现方法，其特征是：硬件中的传感器(1)获取电信号，信号调理模块(2)把传感器(1)获取的电信号进行调理后送给ADC(3)，ADC(3)进行模拟信号数字化后送给FPGA/CPLD(4)，FPGA/CPLD(4)经过预处理后送给存储器(5)存储或者送给中心处理器(6)进行后处理；软件主要包含控制软件和算法实现软件，控制软件主要是实现启动ADC(3)采集，控制信号调理模块(2)；算法软件主要是在FPGA/CPLD(4)中实现高速采集数据的加除预处理，其流程如下：a)设从ADC(3)中依次输出的二进制数据A序列为A1、A2……An，数据位宽为m，在FPGA或CPLD中设置一个位宽为m+1的寄存器B，设置2个位宽的寄存器C；b)在第1个数据A1输出的时候，把A1赋值给B，即B＝A1，在实际操作赋值中，如果等式左边数据位数多于右边寄存器，则左边寄存器多出的数据位自动补零；c)当第2个数据A2输出的时候，执行B+A2，然后存入寄存器B中，即执行计算B＝B+A2；d)然后取寄存器B的最低位数据即B(0)赋值给C，即C＝B(0)，同时把B的高m位数据即B(m：1)存入B中，即B＝B(m：1)；e)当第3个数据A3从ADC(3)输出的时候，执行B+A3，结果存入B中，即执行计算B＝B+A3；f)取寄存器B的最低位数据即B(0)，执行B(0)+C，即C＝B(0)+C，同时把B的高m位数据即B(m：1)存入B中，即B＝B(m：1)；g)取寄存器C的高位即C(1)+B，存入B中，即执行B＝C(1)+B，同时取C的低位C(0)存入C中，即C＝C(0)；h)当下一个ADC(3)数据A输出时，A属于A4、A5……An数据中的一个数据，执行计算B＝B+A；i)取寄存器B的最低位数据即B(0)，执行B(0)+C，即C＝B(0)+C，同时把B的高m位数据即B(m：1)存入B中，即B＝B(m：1)；j)取寄存器C的高位即C(1)+B，存入B中，即执行B＝C(1)+B，同时取C的低位C(0)存入C中，即C＝C(0)；k)若加除计算数据量不够，则返回到h)步，若加除计算数据量足够，根据需要把寄存器B的数据发送出去，寄存器B和C清零，但是还要继续计算，则返回到b)步，若需要结束，根据需要把寄存器B的数据发送出去，则到下一步；1)结束相应操作，所有寄存器清零，结束加除计算。