[发明专利]一种抗单粒子翻转的D触发器

摘要

本发明公开了一种抗单粒子翻转的D触发器，由主从两级锁存器(Latch)串联而成，主从锁存器的结构完全相同，Latch的内核不再是首尾相连的两个反相器，而是由6个PMOS晶体管P1～P6和6个NMOS晶体管N1～N6构成。在该Latch内核的基础上，通过增加带时钟控制的晶体管即可构成本发明的主Latch或从Latch。与传统的三模冗余技术相比，本发明不仅节约了一个选举电路的面积开销，还消除了选举电路带来的单粒子敏感性问题。同时，本发明中的D触发器在存储数值0时单粒子敏感性更低、抗单粒子翻转能力更强。由于实际应用中很多触发器需要长时间保持同一数值，因而本发明对进一步提高这类触发器的抗单粒子翻转能力具有重要意义。

主权项

1.一种抗单粒子翻转的D触发器，由主锁存器和从锁存器两级锁存器串联而成，主锁存器和从锁存器的结构完全相同，其特征在于，主锁存器和从锁存器的锁存器内核均由6个PMOS晶体管P1～P6和6个NMOS晶体管N1～N6构成；N1的漏极与P1的漏极、节点MN1相连，并连接到P2和N4的栅极上，N1的栅极与N2的漏极相连；N2的漏极与P2的漏极、节点M1相连，并连接到P3与N1的栅极上，N2的栅极与N5的漏极相连；N3的漏极与P3的漏极、节点MN2相连，并连接到P4和N6的栅极上，N3的栅极与N4的漏极相连；N4的漏极与P4的漏极、节点M2相连，并连接到P5和N3的栅极上，N4的栅极与N1的漏极相连；N5的漏极与P5的漏极、节点MN3相连，并连接到P6与N2的栅极上，N5的栅极与N6的漏极相连；N6的漏极与P6的漏极、节点M3相连，并连接到P1和N5的栅极上，N6的栅极与N3的漏极相连；P1的栅极与N6的漏极相连，P1的漏极与N1的漏极相连；P2的栅极与N1的漏极相连，P2的漏极与N2的漏极相连；P3的栅极与N2的漏极相连，P3的漏极与N3的漏极相连；P4的栅极与N3的漏极相连，P4的漏极与N4的漏极相连；P5的栅极与N4的漏极相连，P5的漏极与N5的漏极相连；P6的栅极与N5的漏极相连，P6的漏极与N6的漏极相连；6个PMOS晶体管P1～P6的源极均接电源VDD；6个NMOS晶体管N1～N6的源极均接地VSS；主锁存器或从锁存器的数据输入D通过3个带时钟控制的输入反相器分别连接到锁存器内核中的节点MN1、MN2和MN3，而锁存器内核节点M1、M2和M3处各增添一个由时钟控制的PMOS和NMOS晶体管，最终主锁存器的M1或M2或M3节点中的任意一个节点连接到从锁存器的数据输入D，而从锁存器的M1或M2或M3节点中的任意一个节点为数据输出Q。