[发明专利]码元转变时钟转码的检错常数在审
| 申请号： | 201580063826.5 | 申请日： | 2015-11-24 |
| 公开（公告）号： | CN107005346A | 公开（公告）日： | 2017-08-01 |
| 发明（设计）人： | S·森戈库 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | H04L1/00 | 分类号： | H04L1/00;H04L25/02;H04L25/14;H04L25/493;H03M13/03;H03M13/00 |
| 代理公司： | 上海专利商标事务所有限公司31100 | 代理人： | 陈小刚,陈炜 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 公开了用于检测多线接口上的传输中的差错的装置、系统以及方法。一种用于在多线接口上传送数据的方法包括在多线接口上传送数据，包括获得要在多个连接器上传送的多个比特；将该多个比特转换成码元序列；以及在多个连接器上传送该码元序列。该多个比特中的预定数目的最低有效位可被用于检错。该预定数目的最低有效位可具有与多个差错值中的每一者不同的常数值。影响码元序列中的一个或两个码元的码元差错可以使得预定数目的最低有效位的经解码版本具有作为多个差错值之一的值。 | ||
| 搜索关键词： | 转变 时钟 检错 常数 | ||
【主权项】：
一种设备，包括：耦合到多个连接器的通信收发机；配置成将检错常数(EDC)追加到数据字的差错码插入电路；配置成将所述数据字和所述EDC转换成转变数的编码器；以及配置成将所述转变数作为码元序列在所述多个连接器上传送的发射机电路，其中所述EDC具有被选择成使解码器能够检测所述码元序列中的一个或多个码元差错的长度和预定义值。
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