[发明专利]用于将微指令序列重排序为优化的微指令序列以实现指令集不可知的运行时架构的分配和发出级

摘要

用于不可知的运行时架构的系统。该系统包括系统仿真/虚拟化转换器、应用代码转换器、以及系统转换器，其中系统仿真/虚拟化转换器和应用代码转换器实现系统仿真进程，并且其中系统转换器实现用于执行来自访客镜像的代码的系统转换进程。系统转换器进一步包括用于取出传入的微指令序列的指令取出组件、耦合到指令取出组件的用于接收被取出的宏指令序列并解码为微指令序列的解码组件、以及耦合到解码组件的用于接收微指令序列并通过将该微指令序列重排序为包括多个相关的代码组的经优化的微指令序列来执行优化处理的分配和发出级。微处理器流水线耦合到分配和发出级，用于接收和执行经优化的微指令序列。序列高速缓存耦合到分配和发出级，用于接收和存储经优化的微指令序列的副本，以用于在经优化的微指令序列上的后续的命中之后的后续的使用，以及硬件组件经耦合以用于将指令移动到传入的微指令序列中。

主权项

一种不可知的运行时架构的系统，包括：系统仿真/虚拟化转换器；应用代码转换器；以及系统转换器，其中所述系统仿真/虚拟化转换器和所述应用代码转换器实现系统仿真过程，并且其中所述系统转换器实现用于执行来自访客镜像的代码的系统转换过程，其中所述系统转换器进一步包括：指令取出组件，用于取出传入的微指令序列；解码组件，耦合到所述指令取出组件，用于接收被取出的宏指令序列并解码为微指令序列；分配和发出级，耦合到所述解码组件，用于接收所述微指令序列并通过将所述微指令序列重排序为包括多个相关的代码组的经优化的微指令序列来执行优化处理；微处理器流水线，耦合到所述分配和发出级，用于接收和执行所述经优化的微指令序列；序列高速缓存，耦合到所述分配和发出级，用于接收和存储所述经优化的微指令序列的副本，以用于在所述经优化的微指令序列上的后续的命中之后的后续的使用；以及硬件组件，用于将指令移动到所述传入的微指令序列中。