[发明专利]采用带通阈加载技术的K值和十值半加器和半减器的构建方法及其电路

摘要

本发明公开一种采用带通阈加载技术的K值和十值半加器和半减器的构建方法及其电路；本发明采用带通阈加载技术，按信息处理各阶段的需求，将不同阶段所需带通阈加载到PMOS管中，使PMOS管有随时可变的带通阈；本发明分析K值半减器和半加器，得出有高值区和低值区统一的特征，基于加载技术，二种电路可归为一种电路统一设计，避开采用K值逻辑门实现的传统方式，电路结构极大简化；可将混沌加密方法和电路从2值推广到K值，用K值加减运算代替K值乘除运算，实现K值信息的无乘除混沌加密方法和电路；用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。

主权项

一种采用带通阈加载技术的K值半减器的构建方法，其特征在于：K值半减器中Ai为被减数，Bi为减数，Si为本为差，Ji为借位数，其中Ai，Bi，Si均为K值信号，K值信号有K个逻辑值：0，1，2，……，L，其中L＝K‑1，K＝4，5，6，……，Ji为2值信号，2值信号有2个逻辑值：0，L；令Ai＝k，Bi＝j，对确定的j＝1～L，当k＜j时，Si＝K+k－j＞k，即Si＞Ai，当k＝j时，Si＝0，当k＞j且j≠L时，Si＝k－j＜k，即Si＜Ai，当j＝L时，不存在k＞j；对确定的j＝0，Si＝Ai；对j≠0，当k＜j时，有借位，当k≥j时，无借位，对j＝0，无借位；采用带通阈加载技术的K值半减器的构建方法描述如下：①对确定的j，j＝1～L，按Si＞Ai和Si＜Ai，将K值半减器运算划分为高值区和低值区，因tb0～j‑1＝t/hj，tbj+1～L＝thj+1，j≠L，采用选通受控PMOS管Pe0和Pe1，Pe0具有低通阈t/hj的特性，Pe1具有高通阈thj+1的特性，⑴高值区：当k＝0～j－1时，管Pe0导通，实现Si＞Ai；⑵低值区：当k＝j+1～L且j≠L时，管Pe1导通，实现Si＜Ai，当j＝L时，低值区无效，仅高值区有效；当k＝j时，管Pe0、Pe1、Pd0都截止，Si＝0；⑶用Pe2组成的PMOS非门输出形成Ji信号，管Pe2栅极接管Pe0栅极g/hj，当k＜j时，管Pe2导通，Ji为高电平，表示有借位，当k≥j时，管Pe2截止，Ji为低电平，表示无借位；②高值区电路包括带通式变阈PMOS管Pa00～Pa0L‑1和串联的二极管D00～D0L‑1，管Pa01～Pa0L‑1的高通阈依次为th1～thL‑1，管Pa00的低通阈为t/h1，管Pa00～Pa0L‑1源极通过Pe0接通电源VDC，当k＝j－1～0且j≠0时，管Pe0导通，Si输出经过m0个导通二极管接通到VDC，随k由j－1到0，用管Pa0j－1～Pa00依次导通控制m0由0到j－1，于是Si由L到L－j+1；低值区电路包括高通式变阈PMOS管Pa11～Pa1L和串联的二极管D12～D1L，将D1L接D00，使D12～D1L和D00～D0L‑1形成一个总串联二极管序列D12～D0L‑1，管Pa11～Pa1L的高通阈依次为th1～thL，当k＝L～j+1且0<j<L时，管Pe1导通，管Pa11～Pa1L的源极通过Pe1接通电源VDC，Si输出经过m1个导通二极管接通到VDC，随k由L到j+1，用管Pa1L～Pa1j+1依次导通控制m1由j到L－1，于是Si输出由L－j到1；当k＝j≠0时，管Pe0、Pe1、Pd0都截止，Si输出为0；③对每一个j，j＝0～L，由K个逻辑值判别门U0～UL判别j值，逻辑值判别门Um带通阈为tbj就是仅当Um输入为j时Um输出为高电平，否则，Um输出为低电平，取U0～UL的带通阈分别为tb0～tbL；所有U0～UL输入为j，U0～UL输出分别为vtg0～vtgL，vtg0～vtgL各自经非门M0～ML产生反相输出v/tg0～v/tgL；由此完成：⑴对j≠0，在变阈选通PMOS管Pc1～PcL中v/tgj驱动Pcj导通，管Pc1～PcL源极待传阈值分别为t/h1～t/hL，则管Pc1～PcL中仅t/h1～t/hL中的t/hj加载到管Pe0，用管Pe0导通控制高值区(0，j－1)长度j‑2，j≠0；j＝L时高值区长度为L；⑵对j≠0，在变阈选通管Pd1～PdL中v/tgj驱动Pdj导通，管Pd1～PdL‑1、PdL源极待传阈值分别为th2～thL、t/h1，当j＜L时，管Pd1～PdL‑1中仅使th2～thL中的thj+1加载到管Pe1；当j＝L时，管PdL将t/h1加载到管Pe1，使低值区无效；用管Pe1和Pd0导通控制低值区j+1～L长度L－j，j≠L；⑶在CMOS传输门TG1～TGL中vtgj和v/tgj仅驱动TGj导通，j＝1～L，Si通过导通的TGj接Pa0j‑1的漏极，Si最大的条件为k＝j－1，此时Si通过导通的TGj和Pa0j‑1接到VDC，实现Si＝L；⑷当j＝0时，用v/tg0驱动TG0和管Pd0、Pc0导通，Pd0源极接VDC，Pd0漏极接管Pa11～Pa1L源极，管Pa11～Pa1L源极通过Pd0接通到VDC，Si通过TG0接Pa1L的漏极，低值区电路工作且成为数字跟随器，实现Si＝Ai，此时低值区长度为L，高值区电路失效；管Pc0栅极接v/tg0，Pc0漏极接Pe0栅极，管Pc0源极接直流电压VDC，使j＝0时Ji输出为上述表示无借位的电平，补充①中缺少的j＝0时Ji信号的形成。