[发明专利]并行处理的数字滤波器

摘要

并行处理数字滤波器，具有N阶（N为偶数），包括：N/2个模块化结构A：包含4个乘法器，两个加法器；N/2个模块化结构B：包含4个乘法器，两个加法器；N+1个抽头系数，即为N+1个乘法器；作为第一模块的模块化结构A只包含2个乘法器和1个加法器，整个装置只包含5N‑1个乘法器和3N‑1个加法器；所述的模块化结构A与模块化结构B交替级联形成滤波器传递函数的分母，所述的一系列抽头系数及所有模块中的参数共同形成滤波器传递函数的分子。

主权项

并行处理数字滤波器，其特征在于：具有N阶(N为偶数)，包括：N/2个模块化结构A：包含4个乘法器，两个加法器；每来一个脉冲时钟，延时器中的值作为信号f_k+1进入后一级模块；前一级过来的信号f_k和后一级过来的信号b_k+1分别与参数‑sinφ_k和cosφ_k相乘输入到第一加法器A1，得到的值存入到所述延时器中，为下一时刻的计算做准备；同时，所述前一级过来的信号f_k和所述后一级过来的信号b_k+1分别与参数cosφ_k和sinφ_k相乘输入到第二加法器A2，形成的信号b_k为前一级模块做准备；N/2个模块化结构B：包含4个乘法器，两个加法器；每来一个脉冲时钟，前一级过来的信号f_k和延时器所表征的信号值分别与参数‑sinφ_k和cosφ_k相乘输入到第一加法器B1，形成的信号f_k+1为后一级模块做准备；同时，所述前一级过来的信号f_k和延时器所表征的信号值分别与参数cosφ_k和sinφ_k相乘输入到第二加法器B2，形成的信号b_k为前一级模块做准备；而后一级过来的信号b_k+1对延时器中的值进行更新，为下一时刻的计算做准备；N+1个抽头系数，即为N+1个乘法器；作为第一个模块的模块化结构A只包含2个乘法器和1个加法器，整个装置只包含5N‑1个乘法器和3N‑1个加法器；所述的模块化结构A与模块化结构B交替级联形成滤波器传递函数的分母，所述的一系列抽头系数及所有模块中的参数共同形成滤波器传递函数的分子；每一级的输出乘以相应系数ζ_k(k＝1,2,…,N)之后相加，再加上ζ₀与u(n)的乘积得到输出y(n)。