[发明专利]移位寄存器单元、栅极驱动电路、数据驱动电路及显示器

摘要

本发明公开了一种移位寄存器单元、栅极驱动电路、数据驱动电路及显示器，其中移位寄存器单元包括：第一信号输入端，第二信号输入端，第一时钟信号输入端，下拉控制信号输入端，信号输出端（VOUT），输入模块（21），驱动模块（22），驱动控制端下拉延迟模块（23），时钟馈通抑制模块（25）和低电平维持模块（24）。本申请通过延长移位寄存器单元中驱动控制端的放电时间，使得信号输出端可以通过驱动模块中的充电晶体管快速放电，并通过抑制时钟馈通抑制模块中的晶体管的漏电，提高了电路的工作速度和集成化程度。

主权项

一种移位寄存器单元，其特征在于，包括：第一信号输入端，用于接收第一脉冲信号（VI1）；第二信号输入端，用于接收第二脉冲信号（VI2）；第一时钟信号输入端，用于接收第一时钟信号（VA）；下拉控制信号输入端，用于接收下拉控制信号；信号输出端（VOUT），用于输出脉冲驱动信号；驱动模块（22），所述驱动模块（22）连接在第一时钟信号输入端和信号输出端（VOUT）之间，在其驱动控制端（Q）获得驱动电压后，将第一时钟信号（VA）传送到信号输出端（VOUT），当所述第一时钟信号（VA）为高电平时，驱动模块（22）对所述信号输出端（VOUT）充电；当第一时钟信号（VA）为低电平时，驱动模块（22）对信号输出端（VOUT）放电；输入模块（21），所述输入模块（21）连接在第一信号输入端和驱动模块（22）的驱动控制端（Q）之间，用于从所述第一信号输入端接收第一脉冲信号（VI1），给所述驱动模块（22）的驱动控制端（Q）提供驱动电压；驱动控制端下拉延迟模块（23），所述驱动控制端下拉延迟模块（23）连接在信号输出端（VOUT）和驱动模块（22）的驱动控制端（Q）之间，其控制端输入下拉控制信号，用于在移位寄存器单元的下拉阶段，在所述下拉控制信号的控制下将所述驱动控制端（Q）耦合至信号输出端（VOUT）；时钟馈通抑制模块（25），所述时钟馈通抑制模块（25）连接在驱动模块（22）的驱动控制端（Q）之间和信号输出端（VOUT）之间，用于在移位寄存器单元的非选通阶段，当第一时钟信号（VA）为高电平时释放所述驱动控制端（Q）的耦合电荷至信号输出端（VOUT）；低电平维持模块（24），连接在信号输出端（VOUT）和低电位源之间（VSS），用于在移位寄存器单元处于非选通阶段时，将所述信号输出端（VOUT）耦合到低电位源（VSS）；所述低电平维持模块（24）包括低电平维持控制端（P），用于产生低电平维持信号；所述下拉控制信号为第二时钟信号（VB）或前一级移位寄存器单元输出的低电平维持信号，所述第一时钟信号（VA）和第二时钟信号（VB）是周期相同的互补的时钟信号，当第一脉冲信号（VI1）的高电平脉冲到来时，所述第一时钟信号（VA）为低电平，第二脉冲信号（VI2）的高电平脉冲滞 后第一脉冲信号（VI1）一个时钟周期。