[发明专利]延迟电路

摘要

本发明提供一种具有不对称延迟时间的延迟电路，其可对输入信号的不同转态提供不同长度的延迟时间。其中，延迟电路包含有多个延迟模块。每一延迟模块又分别包含有多个延迟单元以及至少一逻辑门。当输入信号发生上升转态时，本发明的延迟电路可提供一较长的延迟时间，而当输入信号发生下降转态时，本发明的延迟电路可提供一较短的延迟时间。

主权项

一种内存系统，包含：一储存装置，包含：一输入端；一第一输出端；以及一第二输出端；一致能信号产生器，耦接于该储存装置，用以产生一致能信号给该输入端；以及一延迟电路，耦接于该致能信号产生器，用以从该第一输出端接收一输入信号来产生一延迟输出信号，并输出至该致能信号产生器，其中该第一输出端提供一下降信号表示第一状态，通知该致能信号产生器关于该储存装置上的数据存取操作已完成，该第一输出端提供一上升信号表示第二状态，通知该致能信号产生器关于储存装置上的数据存取操作未完成；该延迟电路包含：多个延迟模块(400_1；400_2；400_3)，该些延迟模块为串接，其中第一延迟模块(400_1)接收该储存装置第一输出端的输入信号，每个延迟模块的输出端耦接于下一个延迟模拟的一输入端，且每个延迟模块的另一输入端接收该储存装置第一输出端的输入信号，最后一个延迟单元产生该延迟输出信号，其中：多个延迟模块中的第一延迟模块(400_1)包含：多个串接的第一延迟模块的延迟单元(411；412)，其中第一个延迟单元(411)接收该储存装置第一输出端的输入信号，最后一个延迟单元(412)产生一输出；以及至少一逻辑门(413)，耦接于该些延迟单元(411；412)，用以依据该些延迟单元的该输出与该输入信号来产生一逻辑输出信号，其中该延迟输出信号基于该逻辑输出信号所产生；多个延迟模块中的其它延迟模块(400_1；400_2)包含：多个串接的延迟单元(421；422或431；432)，其中第一个延迟单元(421或431)接收前的延迟模块的输出，最后一个延迟单元(422或432)产生一输出；以及至少一逻辑门(423或433)，耦接于该些延迟单元(421；422或431；432)，用以依据该些延迟单元的该输出与该输入信号来产生一逻辑输出信号，其中该延迟输出信号基于该逻辑输出信号所产生；其中，当该输入信号由一第一状态切换至一第二状态时，该延迟输出信号相较于该输入信号具有一第一延迟时间，以及当该输入信号由该第二状态切换至该第一状态时，该延迟输出信号相较于该输入信号具有一第二延迟时间，而该第一延迟时间大于该第二延迟时间。