[发明专利]分组传送网络中的系统时间同步装置及方法

摘要

本发明公开了一种分组传送网络中的系统时间同步装置及方法，涉及光通信中的分组传送网络，该系统时间同步装置包括CPU、时间同步模块、FPGA、1PPS+TOD时间接口、入口时戳模块、出口时戳模块、第一PTP端口、第二PTP端口，FPGA通过时间同步模块与CPU相连，第一PTP端口通过入口时戳模块与CPU相连，第二PTP端口通过出口时戳模块与CPU相连，FPGA还分别与CPU、1PPS+TOD时间接口相连。本发明通过软硬件结合的方式，能有效快速地实现分组传送网络中主从站之间纳秒级精度的系统时间同步，实现整个网络的高精度定时。

主权项

一种分组传送网络中的系统时间同步装置，其特征在于：包括CPU、时间同步模块、FPGA、1PPS+TOD时间接口，所述FPGA通过时间同步模块与CPU相连，FPGA还分别与CPU、1PPS+TOD时间接口相连，其中：所述CPU用于：管理FPGA；按移动1PPS+TOD时间接口标准配置1PPS+TOD时间接口的输入/输出工作模式，1PPS+TOD时间接口处于输入工作模式时，CPU接收带有时戳的PTP报文，提取并记录PTP报文的时戳，联合FPGA计算出本地时间偏离主时间的纳秒补偿值、秒补偿值，将纳秒补偿值、秒补偿值配置到FPGA中；1PPS+TOD时间接口处于输出工作模式时，CPU周期性的产生PTP报文，并将时间同步模块发来的时戳封装到PTP报文中，形成带有时戳的PTP报文并发送；所述时间同步模块用于：产生时戳并发送到CPU；接收CPU发来的带有时戳的PTP报文、FPGA发来的含有纳秒同步信息的信号，联合FPGA调整本地时钟，保持纳秒信息同步，实现本地时钟和主时钟同步；所述FPGA用于：联合时间同步模块维护本地的全局时间，支持软件赋初值；1PPS+TOD时间接口处于输入工作模式时，FPGA接收到从外部直接输入的标准时间信息，联合CPU计算出本地时间偏离主时间的纳秒补偿值、秒补偿值，进行纳秒级别、秒级别的正负时间补偿，从而实现分组传送网络中设备的系统时间同步；1PPS+TOD时间接口处于输出工作模式时，FPGA将本地经过1588协议调整后的精确时间信息输出到1PPS+TOD时间接口；所述1PPS+TOD时间接口用于：处于输入工作模式时，将接收 的来自外部网络的TOD信息、PPS信息发送到FPGA；处于输出工作模式时，将来自FPGA的TOD信息、PPS信息发送到外部网络，基站或其他需要时间同步的设备直接从该接口获取时间同步信息。