[发明专利]一种LDPC译码器

摘要

本发明涉及一种LDPC译码器，包括：p个双端口存储器，同一地址i的数据构成输入数据块Ci；存具有分组特性的校验矩阵H的第二存储器；第一数据移位单元，根据校验矩阵H中子阵P的编号x(x≠-1)对双端口存储器并行输出数据循环左移x位，Px是单位矩阵每列右移x位后的矩阵；减法器，输入接第一数据移位单元、输出接计算器；p个计算器，根据校验方程并行计算输出差值d；存d的第三存储器，输入接计算器、输出接减法器作为被减数，并行输出各计算器输出数据；加法器，输入接计算器；p个FIFO，输入接减法器、输出接加法器；第二数据移位单元，输入接加法器、输出接双端口存储器，将计算后数据反向移位后替换最初位置数据。

主权项

一种LDPC译码器，其特征在于，包括：p个双端口存储器(ram Aq)，位于数据输入端，每个数据块Ci的p个数据(Ci1，Ci2，Ci3，……Cip)存入p个所述双端口存储器(ram Aq)的同一地址i，其中：p＞q≥0，p是大于1的自然数，i、q是整数；用于存储校验矩阵H的第二存储器(rom H)，控制连接所述双端口存储器(ram Aq)；所述校验矩阵H具有分组特性；第一数据移位单元，输入端连接所述双端口存储器(ram Aq)，用于根据校验矩阵H中子阵P的除x＝‑1外的编号x对所述双端口存储器(ram Aq)当前地址i并行输出数据[Ci1，Ci2，Ci3，……Cip]循环左移x位，其中：编号为0的P0是p×p的单位矩阵，编号为‑1的P‑1是p×p的全零矩阵，除x＝‑1外，编号为x的PX是P0每列右移x位后的矩阵，‑1≤x＜p，x是整数；减法器，一输入端连接作为减数的第一数据移位单元；p个计算器，输入端连接所述减法器输出端，每个计算器根据校验方程对各自的N个串行输入数据Cj进行计算，并行计算输出差值dj，自然数N大于等于自然数j；用于存储所有差值d的第三存储器(ram dq)，输入端连接p个所述计算器输出端、输出端连接所述减法器作为被减数的另一输入端，用于并行输出各所述计算器在上一次迭代时的计算结果，即差值d；加法器，一输入端连接所述计算器输出端；p个先入先出队列缓冲器(FIFOq)，输入端连接所述减法器输出端、输出端连接所述加法器的另一输入端；第二数据移位单元，输入端连接所述加法器输出端、输出端连接所述双端口存储器(ram Aq)，用于根据校验矩阵H中子阵P的编号x 对加法器输出数据循环右移x位后替换所述双端口存储器对应位置上的原有数据。