[发明专利]一种LDPC译码器

说明书

技术领域

本发明涉及编解纠错码领域，具体涉及一种低密度奇偶校验码(LDPC)译码器。

背景技术

二进制数据在传输过程中，通常会遇到一些噪声或干扰，而导致接收时会有误码出现，在无线传输时，这些电子噪声通常更是无法避免，当接收时如果出现数据错误，一种方式，我们可以拒绝接收并要求对方重新发送，但在很多情况下，数据是实时发送的，不允许上面的操作；为此纠错码就发展起来，在通信系统中，通常使用前向纠错码来检测和纠正错码，低密度奇偶校验码(LDPC)就是一种分组码。

在传输数据时，前向纠错码会按照一定的算法来额外增加一些比特，这些比特对于数据来说就是冗余的，接收机可以依据接收到的数据和冗余的校验位，来判定传输的数据是逻辑“1”还是逻辑“0”，或者，接收机可以给出一个概率，用来表示数据是逻辑“1”或逻辑“0”的概率大小，这样的数据是软判决数据。译码过程通常使用最大似然法，得到一个与原发送数据最为接近的猜测数据。目前，被广泛应用的前向纠错码有很多种，例如卷积编码、里所码(RS码)、turbo码。LDPC是最近发展很快并得到多个传输协议认可的一种分组码，其通用的译码算法是和积算法(Summary-Product Rule)。根据和积算法的原理，人们又发展出了他的近似算法——迭代算法，迭代算法是可以用硬件电路来实现的，但是现有方法在实现上存在复杂度高、资源占用大、效率低、速度慢的问题，这就阻碍了LDPC的广泛应用。如图1所示，美国在先专利，专利号(US 6633856 B2)，所采用的技术框图，其完成一次计算需要两个循环来实现，分别处理变量节点1708和约束节点1709，处理时间长；迭代中主要使用了两组存储器1707和1706，还用到了两个辅助存储器1712和1710，整个迭代过程的处理较复杂，用到的存储器较多，资源占用大，对于整个处理流程的控制也相对复杂。

发明内容

本发明需要解决的技术问题是，如何提供一种LDPC译码器，采用并行计算的电路结构，通过分组的方式，能实现同时计算一组中所有的校验方程，整个迭代过程按组进行，且只使用了同一个计算处理模块及一组存储器，以达到降低复杂度、降低占用的存储器资源、提高效率和速度的目的。

本发明的技术问题这样解决：构建一种LDPC译码器，包括：

p个双端口存储器(ram A^q)，位于数据输入端，每个数据块C_i的p个数据(C_i1，C_i2，C_i3，……C_ip)存入p个所述双端口存储器(ram A^q)的同一地址i，其中：p＞q≥0，p是大于1的自然数，i、q是整数；

用于存储校验矩阵H的第二存储器(rom H)，控制连接所述双端口存储器(ram A^q)；所述校验矩阵H具有分组特性；

第一数据移位单元，输入端连接所述双端口存储器(ram A^q)，用于根据校验矩阵H中子阵P的除x＝-1外的编号x对所述双端口存储器(ram A^q)当前地址i并行输出数据[C_i1，C_i2，C_i3，……C_ip]循环左移x位，其中：编号为0的P₀是p×p的单位矩阵，编号为-1的P_-1是p×p的全零矩阵，除x＝-1外，编号为x的P_X是P₀每列右移x位后的矩阵，-1≤x＜p，x是整数；

减法器，一输入端连接作为减数的第一数据移位单元；

p个计算器，输入端连接所述减法器输出端，每个计算器根据校验方程对各自的N个串行输入数据C_j进行计算，并行计算输出差值d_j，自然数N大于等于自然数j；

用于存储所有差值d的第三存储器(ram d_q)，输入端连接p个所述计算器输出端、输出端连接所述减法器作为被减数的另一输入端，用于并行输出各所述计算器在上一次迭代时的计算结果，即差值d；

加法器，一输入端连接所述计算器输出端；

p个先入先出队列缓冲器(FIFO^q)，输入端连接所述减法器输出端、输出端连接所述加法器的另一输入端；