[发明专利]用于解码循环码的方法、装置和解码器有效
| 申请号： | 201110427968.9 | 申请日： | 2011-12-19 |
| 公开（公告）号： | CN103166649A | 公开（公告）日： | 2013-06-19 |
| 发明（设计）人： | 周凡;李宇飞;刘洋;刘志贵;江国范 | 申请（专利权）人： | 国际商业机器公司 |
| 主分类号： | H03M13/15 | 分类号： | H03M13/15 |
| 代理公司： | 北京市中咨律师事务所 11247 | 代理人： | 周良玉;于静 |
| 地址： | 美国*** | 国省代码： | 美国;US |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供了对循环码进行解码的方法、装置和解码器，其中解码的方法包括：接收传输的循环码；获得所述循环码的初始校正子；利用所述初始校正子和预先存储的连续w个移位操作算子，并行地分别获得循环码的宽度为w的窗口内连续w个移位校正子；以及基于所获得的各个校正子，确定循环码中的错误。解码的装置与上述方法对应。还提供了相应的解码器。根据本发明的方法、装置和解码器，能够并行处理一个窗口宽度内的循环码，从而提高解码效率。 | ||
| 搜索关键词： | 用于 解码 循环码 方法 装置 解码器 | ||
【主权项】：
一种对循环码进行解码的方法，包括：接收传输的循环码；获得所述循环码的初始校正子；利用所述初始校正子和预先存储的连续w个移位操作算子，并行地分别获得循环码的宽度为w的窗口内连续w个移位校正子；以及基于所获得的各个移位校正子，确定循环码中的错误。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于国际商业机器公司，未经国际商业机器公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201110427968.9/，转载请声明来源钻瓜专利网。
- 上一篇：接收装置
- 下一篇：一种带有共模反馈的低电压差分信号驱动器
- 同类专利
- 一种新型低复杂度TEC－RS码的解码算法及硬件架构-201810440328.3
- 王中风;严增超;林军 - 南京大学
- 2018-05-04 - 2019-11-12 - H03M13/15
- 本发明公开了一种Triple‑Error‑Correcting Reed‑Solomon(TEC‑RS)码的新型超低运算量解码算法及硬件架构。本发明算法部分推导出TEC‑RS码的错误图样的简洁表达式，对应硬件架构依据提出的算法设计出最优化电路。该硬件架构包括：先进先出缓冲器、伴随式计算电路、错误位置求解参数计算模块、错误图样计算单元、加法器。其中在我们设计的架构中，用直接错误图样计算单元取代了KES的迭代运算以及Chien Search和Forney模块的穷举运算。同时，我们设计的架构是一种完全正向前馈电路，可以插入流水线使解码器吞吐率大幅增加，避免了其他RS解码算法中的都存在的迭代循环。本发明提出的新型TEC‑RS解码算法及其相应架构不仅具有更快的运算速度，而且运算量超低，在RS码纠错码的实际应用中有重要的实用价值。
- 一种交织编码与RS编码联合的优化电路和数据处理方法-201910637715.0
- 黄晓峰;殷海兵;贾惠柱 - 浙江省北大信息技术高等研究院;杭州未名信科科技有限公司
- 2019-07-15 - 2019-11-08 - H03M13/15
- 本申请公开了一种交织编码与RS编码联合的优化电路和数据处理方法，包括RS编码电路，RS编码电路分别与状态控制器以及内存相连接，RS编码电路根据状态控制器预先配置的输入地址从内存中依次读取不同输入地址输入包的数据，对读取到的数据进行RS编码，将编码完成后得到的冗余码根据所述状态控制器预先配置的输出地址发送至内存。通过输入缓冲管理模块对不同地址输入包进行依次读取，每行依次输入若干比特后，发送至RS编码引擎模块进行RS计算，将得到的冗余码按列输出，通过对不同输入数据包的交织读取，实现交织编码。通过交织编码与RS编码联合优化从而节省存储片上存储资源。对输入缓冲管理模块中的寄存器进行时分复用，节省片上存储资源的开销。
- 一种新的二进制（72;36;14）准循环码的构造-201910721909.9
- 巫光福;王影军;江林伟;钟杨俊 - 江西理工大学
- 2019-08-06 - 2019-11-05 - H03M13/15
- 本发明公开了一种新的二进制(72,36,14)准循环码的构造，涉及通信领域，通过对一输入信息序列使用(72,36)的线性分组码阵进行编码，输出长度为72的一编码序列，其中，在输入信息位长为36时，输出的编码序列的最小码距为14，本发明使得准循环码的最小码距在原有的基础上增加了两位，提高了线性分组码编码后的系统性能，对于通信网络领域的网络服务质量和运行速度将会有很大的帮助。
- 一种新的（72;36;14）准循环码的构造-201910721910.1
- 巫光福;裴嘉琪;陈颖;钟杨俊 - 江西理工大学
- 2019-08-06 - 2019-11-05 - H03M13/15
- 本发明公开了一种新的(72,36,14)准循环码的构造，涉及通信领域，通过对一输入信息序列使用(72,36)的线性分组码阵进行编码，输出长度为72的一编码序列，其中，在输入信息位长为36时，输出的编码序列的最小码距为14，本发明使得准循环码的最小码距在原有的基础上增加了两位，提高了线性分组码编码后的系统性能，对于通信网络领域的网络服务质量和运行速度将会有很大的帮助。
- 一种新的线性分组码（72;36;14）准循环码的构造-201910722550.7
- 巫光福;裴嘉琪;王影军;江林伟 - 江西理工大学
- 2019-08-06 - 2019-11-05 - H03M13/15
- 本发明公开了一种新的线性分组码(72,36,14)准循环码的构造，涉及通信领域，通过对一输入信息序列使用(72,36)的线性分组码阵进行编码，输出长度为72的一编码序列，其中，在输入信息位长为36时，输出的编码序列的最小码距为14，本发明使得准循环码的最小码距在原有的基础上增加了两位，提高了线性分组码编码后的系统性能，对于通信网络领域的网络服务质量和运行速度将会有很大的帮助。
- 一种新的准循环（72，36，14）码的构造-201910722674.5
- 巫光福;江林伟;王影军;温卫 - 江西理工大学
- 2019-08-06 - 2019-11-05 - H03M13/15
- 本发明公开了一种新的准循环(72，36，14)码的构造，涉及通信领域，通过对一输入信息序列使用(72,36)的线性分组码阵进行编码，输出长度为72的一编码序列，其中，在输入信息位长为36时，输出的编码序列的最小码距为14，本发明使得准循环码的最小码距在原有的基础上增加了两位，提高了线性分组码编码后的系统性能，对于通信网络领域的网络服务质量和运行速度将会有很大的帮助。
- 通信装置、通信系统和纠错帧生成方法-201480077918.4
- 小西良明 - 三菱电机株式会社
- 2014-04-23 - 2019-11-05 - H03M13/15
- 具有：桶式移位器(11)，其根据码字编号使信息序列移位；纠错编码电路(12)，其对移位后的信息序列进行编码，生成码字；以及发送部(13)，其按照行编号的顺序发送N行M列的帧，在所述帧的1行中配置1个码字，帧的行编号与码字编号对应，在码字编号不是N的情况下，纠错编码电路(12)对第1大小的信息序列进行编码，在帧的1行中配置成纠错奇偶校验位位于该信息序列之后，在码字编号是N的情况下，对第2大小的信息序列和第3大小的固定数据进行编码，在帧的1行中配置成所述纠错奇偶校验位位于所述第2大小的信息序列之后且所述固定数据位于该纠错奇偶校验位之后，其中，所述第2大小小于所述第1大小，所述第3大小是所述第1大小与所述第2大小之差。
- 高速并行BCH码译码方法及装置-201610744515.1
- 单琦;谭卓越;张晔;沙立伟;宋振宇;陈昕;朱祥宇 - 航天恒星科技有限公司
- 2016-08-28 - 2019-10-25 - H03M13/15
- 本发明公开了一种高速并行BCH码译码方法和装置，所述方法包括：将输入的数据根据实际处理速率需要转换成并行的BCH码字符号；按工作时钟计算伴随式系数，并行输出伴随式的计算结果；根据并行伴随式计算的结果采用改进欧几里得算法迭代计算输出错误位置多项式的各项系数；将每个码字比特对应的根带入错误位置多项式，将错误比特纠正后并行输出。基于本发明的技术方案，解决了传统译码方法资源占用较多、运算量大、计算效率较低的技术问题。
- 数据处理方法和装置-201810279237.6
- 郭江伟;罗辉 - 深圳忆联信息系统有限公司
- 2018-03-31 - 2019-10-11 - H03M13/15
- 本公开涉及一种数据处理方法和装置，涉及数据处理领域，能够进行实时编码并减小存储空间、降低功耗，该方法包括：读取待编码的数据帧的第i个最小编码数据单元并将第i个最小编码数据单元与大小为m*k的编码矩阵的第i列元素进行运算得到所述数据帧的m个校验位中每个校验位的第i个中间结果，直至所述数据帧的k个最小编码数据单元均与所述编码矩阵的相应列元素运算完成并得到所述m个校验位中每个校验位的k个中间结果为止，其中1≤i≤k，k为所述数据帧的长度；利用每个校验位的k个中间结果，计算每个校验位的运算结果；输出所计算的每个校验位的运算结果。
- 一种新的（72;36;14）准循环码的设计-201910721926.2
- 巫光福;江林伟;陈颖;钟杨俊 - 江西理工大学
- 2019-08-06 - 2019-10-08 - H03M13/15
- 本发明公开了一种新的(72,36,14)准循环码的设计，涉及通信领域，通过对一输入信息序列使用(72,36)的线性分组码阵进行编码，输出长度为72的一编码序列，其中，在输入信息位长为36时，输出的编码序列的最小码距为14，本发明使得准循环码的最小码距在原有的基础上增加了两位，提高了线性分组码编码后的系统性能，对于通信网络领域的网络服务质量和运行速度将会有很大的帮助。
- 一种新的（72;36;14）线性分组准循环码的构造-201910721924.3
- 巫光福;裴嘉琪;江林伟;陈颖 - 江西理工大学
- 2019-08-06 - 2019-09-27 - H03M13/15
- 本发明公开了一种新的(72,36,14)线性分组准循环码的构造，涉及通信领域，通过对一输入信息序列使用(72,36)的线性分组码阵进行编码，输出长度为72的一编码序列，其中，在输入信息位长为36时，输出的编码序列的最小码距为14，本发明使得准循环码的最小码距在原有的基础上增加了两位，提高了线性分组码编码后的系统性能，对于通信网络领域的网络服务质量和运行速度将会有很大的帮助。
- 一种新的二进制（72;36;14）线性准循环码的构造-201910722588.4
- 巫光福;陈颖;江林伟;温卫 - 江西理工大学
- 2019-08-06 - 2019-09-27 - H03M13/15
- 本发明公开了一种新的二进制(72,36,14)线性准循环码的构造，涉及通信领域，通过对一输入信息序列使用(72,36)的线性分组码阵进行编码，输出长度为72的一编码序列，其中，在输入信息位长为36时，输出的编码序列的最小码距为14，本发明使得准循环码的最小码距在原有的基础上增加了两位，提高了线性分组码编码后的系统性能，对于通信网络领域的网络服务质量和运行速度将会有很大的帮助。
- 一种基于重编码的短码长循环码译码器装置-201611099566.X
- 陈为刚;张森永;杨晋生 - 天津大学
- 2016-12-03 - 2019-09-17 - H03M13/15
- 本发明公开了一种基于重编码的短码长循环码译码器装置。包括译码器控制单元、软信息寄存器、试探序列生成器、重编码单元、相关差计算单元以及译码结果更新单元，其中，试探序列生成器和相关差计算单元是译码器的核心部分，试探序列生成器采用脉动阵列结构，由两个扩展单元，两个先入先出存储器及一个比较器组成，复杂度较低；相关差计算单元由若干相关差基本处理单元级联而成，具有规则结构，便于电路实现。本发明硬件复杂度较低，可以支持较高的工作时钟频率，能够任意设置试探序列的数目与候选码字的数目，应用灵活。
- 用于处理编码的消息字的集成电路和方法-201910113868.5
- 雷纳·格特费尔特;贝恩德·迈尔 - 英飞凌科技股份有限公司
- 2019-02-14 - 2019-08-23 - H03M13/15
- 本发明涉及用于处理编码的消息字的集成电路和方法。集成电路具有设计用于接收消息字的接收器和集成的硬件解码电路，其具有：计算单元，其设计用于：根据预设的BCH码计算消息字的校正子，其中校正子具有素域的扩域中的一个或多个校正子要素；对数运算器，其设计用于求出一个或多个校正子要素的每个校正子要素的对数；算术运算电路，其设计用于基于一个或多个校正子要素的对数求出BCH码的错误定位多项式的一个或多个零点的每个零点的对数；和比特反相器电路，其设计用于反转消息字的一个或多个比特，其位通过错误定位多项式的一个或多个零点的对数来说明。集成电路还具有数据处理电路，其设计用于继续处理由比特反相器电路处理的消息。
- 一种BCH码解码方法及装置-201410253127.4
- 杨安荣 - 联想（北京）有限公司
- 2014-06-09 - 2019-07-26 - H03M13/15
- 本发明实施例提供一种BCH码解码方法及装置，其中方法包括：在第一计算阶段，计算t个奇数序号的伴随式多项式，其中t为BCH码的纠错位数；在第二计算阶段，根据偶数序号的伴随式多项式为奇数序号的伴随式多项式的平方的特性，使用预定的一个乘法器串行计算各偶数序号的伴随式多项式，并在满足预定条件时，采用第二计算阶段所对应的两排乘法器计算错误位置多项式；在第三计算阶段，计算截短码的起始位置，进行钱搜索。本发明实施例提供的解码方法，节省了计算逻辑和计算时间，减少了乘法器的使用个数，减小了关键路径延时，减小了解码所需成本。
- 一种基于二进制域里德所罗门码的数据编解码方法-201480038232.4
- 李挥;侯韩旭;陈俊;朱兵;李硕彦 - 深圳赛思鹏科技发展有限公司
- 2014-12-16 - 2019-07-23 - H03M13/15
- 本发明涉及分布式存储系统领域，尤其涉及一种基于二进制域里德所罗门码(Binary Reed‑Solomon Code,简为BRS码)的数据编解码方法，包括以下步骤：(A)原始数据构建二进制域里德所罗门码；(B)更新二进制域里德所罗门码；(C)重构二进制域里德所罗门码；所述步骤(A)、步骤(B)以及步骤(C)中的运算均采用异或运算。本发明的有益效果是：通过该方法大大提高了数据上传和下载的速率，很大程度上减少了系统操作复杂度(如元数据更新、更新后的数据广播等)；在实际的分布式存储系统中具有很高的应用价值和发展潜力。
- 极性码的编码方法和编码装置-201480082806.8
- 沈晖;李斌 - 华为技术有限公司
- 2014-12-22 - 2019-07-19 - H03M13/15
- 本发明公开了一种极性码的编码方法和编码装置。该方法包括：将广播信令的M个预留比特分别映射到极性码的K个信息比特中的可靠性低的M个信息比特，将广播信令的剩余比特映射到K个信息比特中的剩余信息比特，得到映射后的比特，其中，M
- 一种改进的BCH软判决译码方法-201610120716.4
- 宫丰奎;杨翠;张南;陈浩 - 西安电子科技大学
- 2016-03-03 - 2019-07-02 - H03M13/15
- 本发明公开了一种改进的BCH软判决译码方法，主要解决现有的BCH软判决译码算法复杂度高且译码延迟太大的问题。其实现步骤是：1.根据输入的软信息选出t个可信度最低的码元位置作为估计的错误位置，并求出对应的有限域错误位置数；2.将输入的软信息进行硬判决得到二进制BCH码，并求出初始伴随多项式；3.分别更新估计的错误位置和伴随多项式；4.由更新的伴随多项式求出错误位置多项式，若求出的错误位置多项式的最高次幂小于BCH码的最大可纠错个数t，则求出错误图样，否则返回步骤3；5.根据错误图样对硬判决得到的码字进行纠错，完成译码。本发明减小了软判决译码算法的复杂度，并降低了译码延迟，可用于差错控制编码。
- 一种基于[63;12;24]循环码的纠错编码方法-201910154471.0
- 范金梅;曾翔;谢纪军;李锋 - 桂林理工大学
- 2019-03-01 - 2019-06-21 - H03M13/15
- 本发明公开了一种基于[63,12,24]循环码的纠错编码方法，本方法将信息数据分割为以12比特为长度的信息码字，然后根据给出的[63,12,24]循环码生成多项式g(x)或与g(x)对应的循环码生成矩阵对信息码字进行编码，得到63比特的纠错编码码字，其中，[63,12,24]循环码生成多项式g(x)为：g(x)＝x51+x47+x46+x45+x44+x43+x42+x41+x39+x38+x37+x35+x34+x33+x32+x30+x29+x28+x26+x25+x23+x21+x18+x15+x11+x10+x9+x8+x7+x5+x3+1。该发明的有益之处在于，利用Codetables(http://www.codetables.de)标准衡量，本发明给出的[63,12,24]循环码属于最优循环码，并且，本纠错编码方法结合极大似然译码算法可以实现11位随机错码的纠错。
- 一种基于[255;16;112]循环码的强纠错编码方法-201910154470.6
- 范金梅;史秀波;刘淑芹;谢纪军;李锋 - 桂林理工大学
- 2019-03-01 - 2019-06-11 - H03M13/15
- 本发明公开了一种基于[255,16,112]循环码的纠错编码方法，本方法将信息数据分割为以16比特为长度的信息码字，然后根据给出的[255,16,112]循环码生成多项式g(x)或与g(x)对应的循环码生成矩阵对信息码字进行编码，得到255比特的纠错编码码字。该发明的有益之处在于，利用Codetables(http://www.codetables.de)标准衡量，本发明给出的[255,16,112]循环码属于最优循环码，并且，本纠错编码方法结合极大似然译码算法可以实现55位随机错码的纠错。
- 编码方法及装置、及译码方法及装置-201610184645.4
- 郭江伟;李立华 - 北京联想核芯科技有限公司
- 2016-03-28 - 2019-05-31 - H03M13/15
- 本发明公开了一种编码方法，所述编码方法包括：将信息码生成输入矩阵I；获取生成矩阵G所分解的n个单位循环矩阵；n为大于或等于2的正整数；将各个单位循环矩阵分别与所述输入矩阵I进行乘法运算；将各个乘法运算结果进行加法运算，生成所述信息码的编码输出矩阵O。同时，本发明还公开了一种编码装置、解码方法及解码装置。采用本发明的技术方案，能节省编码时间及解码时间，提高编码效率以及解码效率。
- 极化码置信传播译码器的流水线系统-201511019077.4
- 张川;杨俊梅;尤肖虎 - 东南大学
- 2015-12-30 - 2019-05-17 - H03M13/15
- 本发明公开了一种极化码置信传播译码器的流水线系统，包括BP译码器和计算模块BCB，其中，BP译码器的BP译码算法通过一个包含(n+1)N个节点的n阶因子图迭代实现，N代表码长，每一个节点包含两种类型的似然概率，分别为第一似然概率和第二似然概率，以BP译码器的输入端为左端，输出端为右端，则第一似然概率用于左边到右边消息更新和传递，第二似然概率用于右边到左边的消息更新和传递。计算模块BCB包括相邻两阶相隔N/2比特位置的4个节点之间的消息更新和传递。本发明适用于极化码的高吞吐率、低复杂度BP译码器架构，在降低硬件实现复杂度的同时，提高了处理速度。
- 一种可配置的并行BCH纠错编码方法-201811498136.4
- 周津;何全 - 天津津航计算技术研究所
- 2018-12-07 - 2019-05-14 - H03M13/15
- 本发明涉及一种可配置的并行BCH纠错编码方法，其中，包括：预处理包括：确定编码配置：信息位数k，校验位数r，码字长度n，纠错位数t以及本原多项式f(x)；计算参数：生成多项式g(x)；生成多项式矩阵Tg，校验计算矩阵Tg(p‑1)；生成计算处理电路。进行编码计算，包括：信息位数据并行输入；计算校验位数据；判断是否输入完毕，如果是，则输出信息位数据M(x)，否则输出校验位数据S(x)。本编码方法实现了数据的并行化输入与输出，等比例的减少了处理流程的时间消耗，显著提高了编码处理效率。
- 以二元BCH码为成份码的分组马尔可夫叠加编码方法及其译码方法-201610485674.4
- 马啸;林妮娜 - 中山大学
- 2016-06-24 - 2019-05-14 - H03M13/15
- 本发明属于数字通信和数字存储领域，公开了一种以二元BCH码作为分组马尔可夫叠加编码方法的成分码的编码方法及其译码方法，包括将码长为n，信息位长度为k的以及纠错能力为tmin的二元BCH码为成份码将长度K＝kBL的二元信息序列u编码为长度N＝nB(L+m)的码字c。本发明还提出了适用于以二元BCH码为成份码的分组马尔可夫叠加编码方法的软迭代译码方法包括按照树结构生成翻转图样，使用潜在合法错误图样的不可靠度下界判断是否终止测试过程和计算软信息输出等。本发明提出的分组马尔可夫叠加编码方法及其译码方法，能以编码记忆长度m取值{1,2,3}，在低达10‑10至10‑15数量级的误比特率性能处提供高于10dB的净编码增益，可以应用于光纤通信等具有低误比特率要求的通信系统中。
- 一种无线接收设备的软比特译码方法及装置-201310222092.3
- 刘中伟;邱宁;邢艳楠 - 中兴通讯股份有限公司
- 2013-06-05 - 2019-04-26 - H03M13/15
- 本发明公开了一种无线接收设备的软比特译码方法及装置，所述方法包括：在下行链路处理期间，将待译码的Mbit的软比特数据进行压缩处理，得到压缩的Nbit的软比特数据；对所述压缩的Nbit的软比特数据进行后续的软比特译码处理；其中，M和N是正整数，且M>N。本发明可以在无线接收设备的软比特数据译码期间，通过略微降低性能，减小缓存的软比特数据，从而减小缓存的尺寸，显著减小无线接收设备的芯片面积。
- 非二进制线性块码的并行编码-201280071938.1
- 卡利安娜·克里薛南;谭海若 - 吉林克斯公司
- 2012-11-26 - 2019-04-16 - H03M13/15
- 一种编码器模块(400)包含依次耦合的P/L个奇偶校验移位寄存器(403、403'、403″)，其中所述奇偶校验移位寄存器(403、403'、403″)的第一奇偶校验移位寄存器(403')的输入端耦合到所述编码器模块(400)的输入端(Din)，所述奇偶校验移位寄存器(403、403'、403″)的最后一个奇偶校验移位寄存器(403″)的输出端耦合到所述编码器模块(400)的输出端(Dout)，所述奇偶校验移位寄存器(403、403'、403″)中的每一个经配置以储存L个奇偶校验位。所述编码器模块(403)还包含反馈电路(405)，所述反馈电路包括P/L个奇偶校验生成模块(407)，其中所述奇偶校验生成模块(407)中的每一个通过开关(S1、S2、S3、S4)耦合到奇偶校验移位寄存器(403、403'、403″)中的对应一者的输出端并且还耦合到所述第一奇偶校验移位寄存器(403')的输入端，其中所述奇偶校验生成模块(407)中的每一个经配置以生成L个奇偶校验位，用于在其对应的开关(S1、S2、S3、S4)是闭合时传输到所述第一奇偶校验移位寄存器(403')的输入端。
- 基于移位搜索算法的平方剩余码的软判决译码方法-201510990822.3
- 黎勇;陈高明;刘宏清 - 重庆邮电大学
- 2015-12-25 - 2019-04-09 - H03M13/15
- 本发明请求保护一种基于移位搜索算法的平方剩余码QR码的软判决译码方法，其核心是用纠t‑1(t为纠错半径)个错误的代数硬判决译码器来实现对QR码的软判决译码，方案1采用纠t‑1个错误的代数硬判决译码器，根据接收的实数符号序列的可靠性值，翻转相应硬判决序列中前
个最不可靠位置上所有可能发生的错误模式来进行软判决译码；方案2在可靠性移位搜索算法中引入翻转次数的门限值T，将纠t‑1个错误的代数硬判决译码器扩展至能解t个错，然后利用Chase II算法来进行软判决译码。本发明提出的译码方法减少了译码所需要的存储空间，在短帧长的通信业务中有着良好的应用前景。
- 一种RS码编码器及编码方法-201410549916.2
- 谭卓越;单琦;孟祥国;靳云;李璇 - 航天恒星科技有限公司
- 2014-10-16 - 2019-04-05 - H03M13/15
- 本发明公开了一种RS码编码器及编码方法，包括RS码并行生成多项式系数计算模块、RS码符号串并转换模块、RS码并行计算使能产生模块和RS码符号并行计算模块；RS码并行生成多项式系数计算模块接受任意RS码生成多项式系数，完成并行生成多项式系数计算，将并行生成多项式系数传递给RS码符号并行计算模块；RS码符号串并转换模块对输入待编码信息完成串并转换，输出并行RS码信息符号；计算使能产生模块根据输入配置参数及数据时钟产生RS码并行计算模块使能信号；RS码符号并行计算模块根据RS码并行生成多项式系数及计算使能完成并行RS码校验符号计算；本发明适用于基于FPGA的高速调制器的高速RS编码，并且支持定义在不同有限域上的RS码码率自适应编码。
- 基于FPGA的BCH编解码装置及其编解码方法-201510901498.3
- 李明;张鹏;刘鹏;左磊 - 西安电子科技大学
- 2015-12-08 - 2019-03-29 - H03M13/15
- 本发明公开了一种基于FPGA的BCH编解码方法，思路为：通过接收模块接收信号数据，并将所述信号数据发送至BCH编码模块，BCH编码模块对所述信号数据进行分段编码，得到所述信号数据对应的r个比特校验位，然后将所述信号数据和所述比特校验位分别存储到存储模块中；从存储模块中获取所述信号数据和所述校验位后进行BCH解码，得到码字多项式R(x)，并据此得到码字多项式R(x)的Q个伴随式，进而得到所述信号数据在存储过程中产生错误的错误位置多项式；根据所述信号数据在存储过程中产生错误的错误位置多项式，以及钱搜索遍历算法求解所述错误位置多项式的根，并据此纠正所述信号数据在存储过程的错误数据位，得到存储在存储模块中的正确信号数据。
- 极化码的译码方法和译码器-201710738822.3
- 郭晗 - 华为技术有限公司
- 2017-08-25 - 2019-03-05 - H03M13/15
- 本申请提供了一种极化码的译码方法和译码器。该译码方法包括：获取待译码的数据；分别开始对该数据进行串行抵消列表SCL译码和串行抵消SC译码；得到该SC译码的译码结果；在确定该SC译码的译码结果正确的情况下，停止该SCL译码；输出该SC译码的译码结果。本申请提供的极化码的译码方法，能够对待译码的数据分别进行SCL译码和SC译码，在确定该SC译码的译码结果正确的情况下，输出该SC译码结果，作为该数据最终的译码结果，并停止进行该数据的SCL译码。使得polar码译码在保证译码准确性能的前提下，减少了译码时延，提高了译码的效率。
- 专利分类
