[发明专利]时序电路的拓扑结构分析方法和状态机模型提取方法无效
| 申请号： | 201010607223.6 | 申请日： | 2010-12-27 |
| 公开（公告）号： | CN102567555A | 公开（公告）日： | 2012-07-11 |
| 发明（设计）人： | 王胜 | 申请（专利权）人： | 北京国睿中数科技股份有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 刘春元;李家麟 |
| 地址： | 100088 北京市海*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明涉及时序电路的拓扑结构分析方法和状态机模型提取方法。该方法适用于基于SystemC描述的、由触发器和基本门组成的时序电路，其中触发器和基本门已由SystemC描述。电路信息体现电路的拓扑结构，包括触发器个数以及它们的端口信息，门器件类型以及它们的端口信息、初级输入端个数以及每条导线所连接的逻辑器件信息。该方法主要包括：提取电路拓扑结构信息；构建电路的布尔函数；使用二叉决策图表示状态转移的布尔函数；初始化时序电路；使用约束求解器求解状态转移的布尔函数。本发明实现了门级时序电路状态机模型提取算法，能够很好地获取时序电路状态机模型，而不需给设计施加任何激励，避免了实现的复杂性。 | ||
| 搜索关键词： | 时序电路 拓扑 结构 分析 方法 状态机 模型 提取 | ||
【主权项】：
一种适用于SystemC描述的时序电路拓扑结构分析方法，其中所述时序电路包括由SystemC描述的能存储电路状态的逻辑器件和基本门器件，所述时序电路拓扑结构通过电路信息来体现，在完成模块实例化和端口信息绑定操作后执行SC_MODULE类内的成员函数end_of_elaboration()， 其中默认的成员函数end_of_elaboration是空的，通过修改成员函数end_of_elaboration和添加获取电路信息的代码来提取各个模块实例化时的电路信息。
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