[发明专利]三维芯片装置及三维芯片之递减式层识别编号检测电路无效
| 申请号： | 201010282451.0 | 申请日： | 2010-09-14 |
| 公开（公告）号： | CN102315204A | 公开（公告）日： | 2012-01-11 |
| 发明（设计）人： | 陈铭斌;张孟凡;吴威震 | 申请（专利权）人： | 张孟凡 |
| 主分类号： | H01L25/065 | 分类号： | H01L25/065;G06F7/50 |
| 代理公司： | 北京挺立专利事务所 11265 | 代理人： | 叶树明 |
| 地址： | 中国台湾台中市南*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明系关于一种三维芯片装置，系以复数个相同或不同类型之芯片堆栈而成，其包含：复数个减量电路，其依照顺序串联连接，以执行减1运算，用以运算三维芯片装置芯片之输入值，并将三维芯片装置之每一堆栈芯片之层识别编号输出；以及复数个凸块，其耦合于三维芯片装置之每一堆栈芯片。其中，所述之层识别编号系以N位之组合表示，将满足M≤2N关系之M个以分配该层识别编号的M个半导体芯片准予以堆栈。 | ||
| 搜索关键词： | 三维 芯片 装置 递减 识别 编号 检测 电路 | ||
【主权项】：
一种三维芯片装置，由复数个芯片堆栈，其特征在于包含：复数个减量电路，其依序连接，以执行减1运算，其用以运算三维芯片装置芯片之输入值，并将三维芯片装置之每一芯片层之层识别编号输出；以及复数个凸块，其耦合于三维芯片装置之每一芯片层；其中，该层识别编号系以N位之组合表示，将满足M≤2N关系之M个以分配该层识别编号的M个半导体芯片准予以堆栈。
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