[发明专利]PLL电路、通信装置以及通信装置的回环测试方法

摘要

本发明提供一种PLL电路、通信装置以及通信装置的回环测试方法。设置在PLL电路中的控制单元控制相位内插器，以在根据SSC的调制轮廓预定的时刻以基本延迟量Δ为单位逐步地改变施加到相移信号C_PS的相移量。此外，控制单元以下面的方式控制在通过分割相移信号C_PS的频率而获得的反馈时钟信号C_FB的一个周期中施加到从相位内插器输出的相移信号C_PS的总相移量：该总相移量和C_FB的前一个周期中的总相移量之间的差总是等于或者小于基本延迟量Δ。

主权项

1.一种生成展频时钟(SSC)的PLL电路，包括：相位比较单元，所述相位比较单元接收参考时钟信号和反馈时钟信号，并且根据所述参考时钟信号和所述反馈时钟信号之间的相位差生成控制电压；压控振荡器，所述压控振荡器根据所述控制电压在振荡频率处振荡，并且生成输出时钟信号作为所述SSC；相位内插器，所述相位内插器生成相移信号，所述相移信号是通过将所述输出时钟信号的相位移位从相互差别基本延迟量的整数倍的多个相移量中选择的相移量而获得的；分频电路，所述分频电路通过分割所述相移信号的频率而生成所述反馈时钟信号，以将所述反馈时钟信号提供给所述相位比较单元；以及控制单元，所述控制单元控制所述相位内插器在根据所述SSC的调制轮廓预定的时刻以所述基本延迟量为单位逐渐改变施加到所述相移信号的相移量，其中，所述控制单元以下面的方式控制在所述反馈时钟信号的一个周期中施加到所述相移信号的总相移量：所述总相移量和在所述反馈时钟信号的前一个周期中的总相移量之间的差总是等于或者小于一个基本延迟量。