[实用新型]多停止信号分拣器无效
| 申请号： | 03218499.9 | 申请日： | 2003-01-30 |
| 公开（公告）号： | CN2613097Y | 公开（公告）日： | 2004-04-21 |
| 发明（设计）人： | 马新文;苏弘 | 申请（专利权）人： | 中国科学院近代物理研究所 |
| 主分类号： | H03K5/15 | 分类号： | H03K5/15 |
| 代理公司： | 兰州振华专利代理有限责任公司 | 代理人： | 张真 |
| 地址： | 730000*** | 国省代码： | 甘肃;62 |
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| 摘要： | 本实用新型主要涉及信号分拣器。一种多停止信号分拣器，包括有信号分拣器输入端口，外部逻辑控制输入端口，其主要特点是输入端与多路分除电路相连；信号成形电路连于多路分除电路及信号电平转换电路之间；信号电平转换电路与提供多路时间幅度转换器(TAC)和时间数字转换器(TDC)所需要的快NIM信号输出端口相连。本实用新型提供了一种通用的标准快电子学设计，能够使得普通NIM标准多路时间幅度转换器(TAC)经过n路组合，或者采用CAMAC标准的多路时间数字转换器(TDC)插件，实现多停止时间数字转换器(TDC)的功能，完成任意多个停止时间信号的探测。它的造价比CAMAC多停止时间数字转换器(TDC)，尤其是比VME多停止时间数字转换器(TDC)要低得多。无需对用户现有的TAC或者TDC作改造，适用于各种数据采集系统，提高现有仪器的利用效率，节约用户研究费用。 | ||
| 搜索关键词： | 停止 信号 分拣 | ||
【主权项】：
1.一种多停止信号分拣器，包括有信号成形电路，信号电平转换电路，其特征是还包括有信号分拣器输入端口(B)与多路分除电路(A1)相连；信号成形电路(A2)连于多路分除电路(A1)及信号电平转换电路(A3)之间；信号电平转换电路(A3)与提供多路时间幅度转换器(TAC)和时间数字转换器(TDC)所需要的快NIM信号输出端口(D)相连。
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- 本案公开了时钟调整电路及时钟调整方法。时钟调整电路用来调整一输入时钟以产生一输出时钟，且包含一低通滤波器、一直流控制电路、一直流偏移放大器、一放大器以及一积分器。低通滤波器滤波该输入时钟以产生一滤波后信号。直流控制电路根据一控制信号调整一直流电压。直流偏移放大器根据该滤波后信号及该直流电压产生一中间时钟。放大器根据该中间时钟产生该输出时钟。积分器根据该输出时钟产生该控制信号。该控制信号是随着该输出时钟之一占空比的平均成分来变化。
- 一种脉冲信号捕获电路、微处理芯片-202310474717.9
- 夏政委;张虚谷;张剑云;郭菁;曾豪 - 珠海极海半导体有限公司
- 2023-04-27 - 2023-07-28 - H03K5/1534
- 本申请实施例提供的一种脉冲信号捕获电路及微处理芯片，包括振荡延迟线，振荡延迟线包括逻辑门及依次电连接的n个延迟元件；逻辑门的第一输入端与第n个延迟元件的输出端电连接，第二输入端用于接收使能信号，输出端与第一个延迟元件的第一输入端电连接；捕获延迟线，包括依次电连接的m个捕获延迟元件，第一捕获延迟元件的第一输出端及第二输入端分别与第二捕获延迟元件的第一输入端及第二输出端电连接；信号处理模块，输入端用于接收输入信号，输出端与第一个捕获延迟元件的第一输入端电连接；时钟处理模块，第一输入端与第n个延迟元件的输出端电连接，输出端与第m个捕获延迟元件的第二输入端电连接。用以减小电路的占用面积及成本。
- 扩频时钟转换器-202110245221.5
- 戴逸飞;钱浩立 - 默升科技集团有限公司
- 2021-03-05 - 2023-07-28 - H03K5/156
- 一种说明性扩频时钟(SSC)转换器包括：解串器，用于接收具有未经调制的时钟的数据流；耦合至解串器的存储器，用于缓冲该数据流；以及耦合至存储器的串行器，用于利用扩频时钟重传该数据流。一种可在单片集成电路设备上实现的说明性转换方法包括：在未经调制的时钟域中从外部发射器接收数据流；将该数据流存储在缓冲器中；以及利用扩频时钟重传该数据流。此类转换器和方法可被用于说明性系统中，该说明性系统具有：测试模块，用于生成测试数据流并用于分析结果数据流，以在测试模块在未经调制的时钟域中操作时，验证一个或多个被测设备在扩频时钟域中的操作。
- 专利分类
