[发明专利]同步锁相环的方法、锁相环及具有锁相环的半导体器件

摘要

一种同步锁相环(PLL)的方法,其能够减小锁相环在半导体器件的芯片中所占据的面积,并且即使当振频率的频带较宽以及倍频因子的可变范围较宽时,也能够缩短锁定时间。该方法包括如下步骤利用低通滤波器平滑控制电流,并且把其作为控制电压输入;利用压控振荡器,根据所设置的调制灵敏度,振荡输出具有对应于控制电压的振荡频率的内部时钟;利用分频器,根据所设置的倍频因子对内部时钟的频率分频,并把其作为分频时钟输出。

主权项

1．一种同步锁相环的方法，该锁相环至少包括：一个相位频率比较器，用于输出具有对应于参考时钟与分频时钟之间的振荡频率差的脉冲宽度或脉冲数的升压时钟或降压时钟；电荷泵，用于根据升压时钟或降压时钟使得控制电流流入或流出；低通滤波器，用于平滑控制电流，并且把其作为控制电压输出；压控振荡器，用于根据所设置的调制灵敏度，振荡输出具有对应于控制电压的振荡频率的内部时钟；以及分频器，用于根据所设置的倍频因子对内部时钟的频率分频，并把其作为分频时钟输出，所述同步锁相环的方法包括如下步骤：根据所述所设置的调制灵敏度用所述所设置的倍频因子改变控制电流的数值。