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[发明专利]用于集成电路组件的穿衬底空隙填充-CN202111269842.3在审
发明人： T·洛坦恩;Y·徐;E·P·P·拉巴达姆 -专利权人：英特尔公司
申请日： 2021-10-29 - 公布日： 2022-06-07 - 主分类号： H01L23/13 文献下载
摘要：集成电路组件可以包含各种模制、填充和/或底部填充材料。随着这些集成电路组件变得越来越小，防止在这些材料内形成可能影响集成电路组件的可靠性的空隙变得具有挑战性。由于集成电路组件通常是通过将集成电路管芯电附接在电子衬底上而形成的，因此本说明书提出经电子衬底中形成的开口注入模制、填充和/或底部填充材料以填充可能形成的空隙和/或完全防止空隙的形成。
用于集成电路组件衬底空隙填充

[发明专利]管芯二次模制堆叠的半导体封装-CN202010209174.4在审
发明人： F·本;Y·徐;J·张;Y·蔡;T·洛坦恩;W·格伦南;H·I·金 -专利权人：英特尔公司
申请日： 2020-03-23 - 公布日： 2020-10-27 - 主分类号： H01L25/065 文献下载
摘要：本文描述的实施例提供了包括被包封在多重模制化合物中的多个管芯的半导体封装。在一个示例中，一种半导体封装包括：处于衬底上的第一管芯或管芯堆叠体；包封衬底上的第一管芯或管芯堆叠体的第一模制化合物；处于第一模制化合物上的第二管芯或管芯堆叠体；以及包封第二管芯或管芯堆叠体以及第一模制化合物的至少一部分的第二模制化合物。在这一示例中，第一管芯或管芯堆叠体使用第一引线接合部电耦合到衬底，并且第二管芯或管芯堆叠体使用第二引线接合部电耦合到衬底。此外，第一模制化合物包封第一引线接合部，并且第二模制化合物包封第二引线接合部。此外，第二管芯的占据区域与第一管芯的占据区域重叠。
管芯二次堆叠半导体封装