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[发明专利]凹陷且自对准的掩埋电力轨-CN202211483781.5在审
发明人： L·P·古勒尔;J·S·莱布;C·D·穆纳辛哈;C·H·华莱士;T·加尼;M·K·哈兰 -专利权人：英特尔公司
申请日： 2022-11-24 - 公布日： 2023-06-27 - 主分类号： H01L27/088 文献下载
摘要：实施例包括半导体封装。在实施例中，一种半导体器件包括位于衬底上方的第一非平面晶体管，以及位于所述衬底上方并且与所述第一非平面晶体管平行的第二非平面晶体管。在实施例中，栅极结构在所述第一非平面晶体管和所述第二非平面晶体管上方。在实施例中，电力轨在所述第一非平面晶体管和所述第二非平面晶体管之间。在实施例中，所述电力轨的顶表面在所述栅极结构的顶表面下方。
凹陷对准掩埋电力

[发明专利]具有自对准盆状架构的集成电路-CN202211462565.2在审
发明人： D·S·拉夫里克;Y·秋;M·K·哈兰;A·B·加德纳;L·P·古勒尔;A·C-H·韦;T·加尼 -专利权人：英特尔公司
申请日： 2022-11-21 - 公布日： 2023-06-27 - 主分类号： H01L27/088 文献下载
摘要：本公开的实施例涉及先进集成电路结构制作，并且具体而言涉及具有自对准盆状架构的集成电路。可以描述其他实施例或者主张对其的保护。
具有对准架构集成电路

[发明专利]具有落在电介质锚点上的金属栅极插塞的集成电路结构-CN202211452816.9在审
发明人： M·哈桑;M·K·哈兰;T·加尼;A·S·穆尔蒂;R·沙阿 -专利权人：英特尔公司
申请日： 2022-11-21 - 公布日： 2023-06-23 - 主分类号： H01L27/088 文献下载
摘要：描述了具有落在电介质锚点上的金属栅极插塞的集成电路结构，以及制作具有落在电介质锚点上的金属栅极插塞的集成电路结构的方法。例如，一种集成电路结构包括在浅沟槽隔离（STI）结构中的子鳍片。多个水平堆叠的纳米线在所述子鳍片之上。栅极电介质材料层在所述水平堆叠的纳米线周围。栅极电极结构在所述栅极电介质材料层之上。电介质结构与所述多个水平堆叠的纳米线横向间隔开，所述电介质结构具有在所述STI结构的最上表面下方的最下表面。电介质栅极插塞在所述电介质结构上。
具有落在电介质锚点上金属栅极集成电路结构

[发明专利]具有电介质锚和受限外延源极或漏极结构的集成电路结构-CN202211433266.6在审
发明人： L·P·古勒尔;T·加尼;C·H·华莱士;M·K·哈兰;M·哈桑;A·纳瓦比-设拉子;A·B·加德纳 -专利权人：英特尔公司
申请日： 2022-11-16 - 公布日： 2023-06-20 - 主分类号： H01L27/088 文献下载
摘要：描述了具有电介质锚和受限外延源极或漏极结构的集成电路结构，以及制造具有电介质锚和受限外延源极或漏极结构的集成电路结构的方法。例如，集成电路结构包括浅沟槽隔离(STI)结构中的子鳍状物。多个水平堆叠的纳米线在子鳍状物上方。栅极电介质材料层围绕多个水平堆叠的纳米线。栅极电极结构在栅极电介质材料层上方。受限外延源极或漏极结构在多个水平堆叠的纳米线的端部处。电介质锚与多个水平堆叠的纳米线横向间隔开并且凹入到STI结构的第一部分中，电介质锚具有在受限外延源极或漏极结构的最上表面下方的最上表面。
具有电介质受限外延结构集成电路

[发明专利]用于先进的集成电路结构制作的等高度通孔-CN202211439853.6在审
发明人： S·耶门尼西奥卢;C·H·华莱士;M·K·哈兰;崔胜俊 -专利权人：英特尔公司
申请日： 2022-11-17 - 公布日： 2023-06-20 - 主分类号： H01L21/768 文献下载
摘要：本发明的主题是“用于先进的集成电路结构制作的等高度通孔”。公开的实施例在集成电路结构制作的领域中。在示例中，集成电路结构包括层间介电层。多个平行导线在层间介电层中。多个平行导线包括第一导线和第二导线。第一导线包括其中的中断，其中第一介电插塞和第二介电插塞将第一导线的部分分隔开，所述部分中的一个部分在第一介电插塞和第二介电插塞之间并且具有第一尺寸。第二导线包括被居间导电通孔结构分隔开的第一导线部分和第二导线部分，将导电通孔结构与第一导线部分以及与第二导线部分分隔开，并且导电通孔结构具有与第一尺寸平行的第二尺寸，第二尺寸小于第一尺寸。
用于先进集成电路结构制作高度

[发明专利]具有通用沟道布设的集成电路结构-CN202211397398.8在审
发明人： S·叶梅尼乔格鲁;T·加尼;X·王;L·P·古勒尔;C·H·华莱士;M·K·哈兰 -专利权人：英特尔公司
申请日： 2022-11-09 - 公布日： 2023-06-16 - 主分类号： H01L27/092 文献下载
摘要：本文描述了具有通用沟道布设的集成电路结构以及制作具有通用沟道布设的集成电路结构的方法。在示例中，一种集成电路结构包括水平纳米线的第一垂直堆叠体，其具有第一宽度。水平纳米线的第二垂直堆叠体紧邻水平纳米线的第一垂直堆叠体并与之平行，并且具有比第一宽度大的第二宽度。水平纳米线的第三垂直堆叠体紧邻水平纳米线的第二垂直堆叠体并与之平行，并且具有该第一宽度。
具有通用沟道布设集成电路结构

[发明专利]具有栅极切割偏移的集成电路结构-CN202211411125.4在审
发明人： S·耶门尼西奥卢;汪新宁;A·B·加德纳;T·加尼;M·K·哈兰;L·P·古勒 -专利权人：英特尔公司
申请日： 2022-11-11 - 公布日： 2023-06-16 - 主分类号： H01L27/088 文献下载
摘要：描述具有栅极切割偏移的集成电路结构和加工具有栅极切割偏移的集成电路结构的方法。例如，一种集成电路结构包括第一水平纳米线垂直堆。第二水平纳米线垂直堆与第一水平纳米线垂直堆分隔开，并且平行于第一水平纳米线垂直堆。栅极结构包括在所述第一水平纳米线垂直堆之上的第一栅极结构部分、在所述第二水平纳米线垂直堆之上的第二栅极结构以及在所述第一栅极结构部分和所述第二栅极结构部分之间的栅极切割，与所述第一水平纳米线垂直堆相比，所述栅极切割沿侧向更靠近所述第二水平纳米线垂直堆。
具有栅极切割偏移集成电路结构

[发明专利]具有最大化沟道尺寸的集成电路结构-CN202211404713.5在审
发明人： S·叶梅尼乔格鲁;T·加尼;A·C-H·韦;L·P·古勒尔;C·H·华莱士;M·K·哈兰 -专利权人：英特尔公司
申请日： 2022-11-10 - 公布日： 2023-06-13 - 主分类号： H01L27/088 文献下载
摘要：公开了具有最大化沟道尺寸的集成电路结构。一种结构包括具有第一宽度的水平纳米线的第一垂直堆叠体。水平纳米线的第二垂直堆叠体与水平纳米线的第一垂直堆叠体间隔开并平行，并且具有第一宽度。第一栅极结构包括在水平纳米线的第一垂直堆叠体之上的第一栅极结构部分、在水平纳米线的第二垂直堆叠体之上的第二栅极结构部分、以及在第一栅极结构部分和第二栅极结构部分之间的栅极切口。水平纳米线的第三垂直堆叠体具有大于第一宽度的第二宽度。水平纳米线的第四垂直堆叠体与水平纳米线的第三垂直堆叠体间隔开并平行，并且具有第二宽度。第二栅极结构在水平纳米线的第三垂直堆叠体之上以及在水平纳米线的第四垂直堆叠体之上是连续的。
具有最大化沟道尺寸集成电路结构

[发明专利]具有电介质栅极墙和电介质栅极插塞的集成电路结构-CN202211005222.3在审
发明人： M·K·哈兰;M·哈桑;T·加尼;A·S·默西 -专利权人：英特尔公司
申请日： 2022-08-22 - 公布日： 2023-04-04 - 主分类号： H01L27/088 文献下载
摘要：描述了具有电介质栅极墙和电介质栅极插塞的集成电路结构，以及制造具有电介质栅极墙和电介质栅极插塞的集成电路结构的方法。例如，集成电路结构包括具有突出于浅沟槽隔离(STI)结构上方的部分的子鳍。多个水平堆叠的纳米线在子鳍之上。栅极电介质材料层在子鳍的突出部分之上，在STI结构之上，并围绕水平堆叠的纳米线。导电栅极层在栅极电介质材料层之上。导电栅极填充材料在导电栅极层之上。电介质栅极墙与子鳍和多个水平堆叠的纳米线横向间隔开，电介质栅极墙在STI结构上。电介质栅极插塞在电介质栅极墙上。
具有电介质栅极集成电路结构

[发明专利]集成电路结构及其制造方法-CN202211265656.7在审
发明人： M·昌德霍克;E·V·卡尔波夫;M·K·哈兰;R·帕特尔;C·H·华莱士;G·辛格;F·格瑟特莱恩;E·韩;U·阿兰;L·P·古勒尔;P·A·尼许斯 -专利权人：英特尔公司
申请日： 2022-08-23 - 公布日： 2023-03-28 - 主分类号： H01L27/088 文献下载
摘要：本公开内容涉及集成电路结构及其制造方法。描述了具有导电沟槽接触部抽头的有源栅极上方接触部(COAG)结构。在示例中，集成电路结构包括在衬底上方的多个栅极结构，每个栅极结构包括其上的栅极绝缘层。多个导电沟槽接触部结构与多个栅极结构交替，每个导电沟槽接触部结构包括其上的沟槽绝缘层。多个导电沟槽接触部结构中的一个包括穿过对应的沟槽绝缘层突出的导电抽头结构。层间电介质材料在沟槽绝缘层和栅极绝缘层上方。导电结构与多个导电沟槽接触部结构中的一个的导电抽头结构直接接触。
集成电路结构及其制造方法

[发明专利]集成电路结构及其制造方法-CN202211011927.6在审
发明人： M·昌德霍克;E·V·卡尔波夫;M·K·哈兰;R·帕特尔;C·H·华莱士;G·辛格;F·格瑟特莱恩;E·韩;U·阿兰;L·P·古勒尔;P·A·尼许斯 -专利权人：英特尔公司
申请日： 2022-08-23 - 公布日： 2023-03-28 - 主分类号： H01L27/088 文献下载
摘要：本公开内容涉及集成电路结构及其制造方法。描述了具有导电沟槽接触部抽头的有源栅极上方接触部(COAG)结构。在示例中，集成电路结构包括在衬底上方的多个栅极结构，每个栅极结构包括其上的栅极绝缘层。多个导电沟槽接触部结构与多个栅极结构交替，每个导电沟槽接触部结构包括其上的沟槽绝缘层。多个导电沟槽接触部结构中的一个包括穿过对应的沟槽绝缘层突出的导电抽头结构。层间电介质材料在沟槽绝缘层和栅极绝缘层上方。导电结构与多个导电沟槽接触部结构中的一个的导电抽头结构直接接触。
集成电路结构及其制造方法

[发明专利]选择性减薄的环栅（GAA）结构-CN202210966911.4在审
发明人： M·哈桑;T·加尼;P·A·帕特尔;L·P·古勒;M·K·哈兰;C·L·王 -专利权人：英特尔公司
申请日： 2022-08-12 - 公布日： 2023-03-17 - 主分类号： H01L27/092 文献下载
摘要：本公开涉及选择性减薄的环栅（GAA）结构。在本文中提供用于形成半导体器件的技术，所述半导体器件具有与在相同衬底上且在相当的高度处（例如，在相同层或相邻层内）的其它半导体器件相比减薄的半导体区（例如，更薄的纳米带）。在示例中，给定存储器单元的邻近的半导体器件包括p沟道器件和n沟道器件。p沟道器件可以是具有半导体纳米带的GAA晶体管，该半导体纳米带具有第一宽度；而n沟道器件可以是具有半导体纳米带的GAA晶体管，该半导体纳米带具有大于第一宽度的第二宽度（例如，第一宽度是第二宽度的一半）。p沟道器件可以具有比对应的n沟道器件更薄的宽度，以便通过降低有源半导体沟道的宽度来在结构上降低通过p沟道器件的操作电流。
选择性 gaa 结构

[发明专利]对栅极全环绕半导体器件的选择性数量缩减-CN202210968674.5在审
发明人： M·哈桑;T·加尼;P·A·帕特尔;M·K·哈兰;L·P·古勒尔;C·L·翁 -专利权人：英特尔公司
申请日： 2022-08-12 - 公布日： 2023-03-17 - 主分类号： H01L27/092 文献下载
摘要：本文提供的技术用以形成与同一衬底上的其他半导体器件相比具有不同数量的半导体纳米带的半导体器件。在一个示例中，给定存储器单元(例如，随机存取存储器(RAM)单元)的两个不同半导体器件包括p沟道器件和n沟道器件。更具体地，p沟道器件可以是具有第一数量的半导体纳米带的GAA晶体管，而n沟道器件可以是具有大于第一数量的第二数量的半导体纳米带的GAA晶体管。在一些情况下，(多个)n沟道器件与(多个)p沟道器件相比具有一个额外的半导体纳米带。取决于在制作工艺期间何时去除纳米带，将出现能够在最终器件中检测到的不同结构结果。
栅极环绕半导体器件选择性数量缩减

[发明专利]用于栅极触点或沟槽触点的窄导电结构-CN202210487632.X在审
发明人： L·P·古勒尔;M·K·哈兰;T·加尼;C·H·华莱士 -专利权人：英特尔公司
申请日： 2022-05-06 - 公布日： 2022-12-23 - 主分类号： H01L23/48 文献下载
摘要：描述了用于栅极触点或沟槽触点的窄导电过孔结构。在示例中，集成电路结构包括在衬底之上的多个栅极结构。多个导电沟槽触点结构与多个栅极结构交替。集成电路结构还包括多个电介质间隔体，多个电介质间隔体中的对应一个电介质间隔体在多个栅极结构与多个导电沟槽触点结构中的相邻结构之间。电介质衬层沿着多个栅极结构上方的多个电介质间隔体。多个导电引脚结构在电介质衬层之间，多个导电引脚结构中的各个导电引脚结构在多个栅极结构中的对应栅极结构上。
用于栅极触点沟槽导电结构

[发明专利]具有堆叠沟槽接触部和栅极带的晶体管装置-CN202111345596.5在审
发明人： A·C-H·韦;C·朴;G·布歇;H·J·柳;C·H·华莱士;M·K·哈兰 -专利权人：英特尔公司
申请日： 2021-11-15 - 公布日： 2022-06-17 - 主分类号： H01L29/10 文献下载
摘要：本文公开的是具有沟槽接触部的晶体管装置，沟槽接触部具有彼此堆叠的两个部分：第一沟槽接触部和第二沟槽接触部。这样的晶体管装置可以通过如下方式制造：在晶体管的源极或漏极接触部之上形成第一沟槽接触部，使第一沟槽接触部凹陷，在第一沟槽接触部之上形成第二沟槽接触部，以及，最后，形成栅极接触部，该栅极接触部与第二沟槽接触部电隔离，同时与其自对准。与形成沟槽和栅极接触部的常规方法相比，这样的制造工艺可以在增大的边缘放置误差容限、成本效率和器件性能方面提供改进。第一沟槽接触部的导电材料也可以沉积在晶体管的栅极电极之上，形成栅极带，以有利地减小栅极电阻。
具有堆叠沟槽接触栅极晶体管装置

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