专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]用于基于存取的刷新时序的设备及方法-CN201911037853.1有效
  • J·M·布朗;D·B·彭妮 - 美光科技公司
  • 2019-10-29 - 2023-10-20 - G11C11/406
  • 本申请案涉及用于基于存取的刷新时序的设备及方法。本发明的实施例涉及用于调度存储器装置中的目标刷新的设备及方法。存储器装置中的存储器单元可为易失性的且可需要作为自动刷新操作的一部分而被周期性地刷新。另外,特定行可经历较快降级,且可需要经受目标刷新操作,其中提供并刷新特定目标刷新地址。目标刷新操作需要发生的速率可基于存取存储器单元的速率。所述存储器装置可监视对所述存储器的组的存取,且可使用所述存取的计数来确定将刷新自动刷新地址还是目标刷新地址。
  • 用于基于存取刷新时序设备方法
  • [发明专利]冗余穿硅通路-CN202180052416.6在审
  • J·M·布朗;V·J·万卡雅拉 - 美光科技公司
  • 2021-07-28 - 2023-05-09 - H01L25/065
  • 一种装置可包含具有第一电路的第一裸片及具有第二电路的第二裸片。所述裸片可通过材料层分隔开。所述材料层可包含用于将所述第一裸片电耦合到所述第二裸片的多个穿硅通路(TSV)。所述TSV的第一TSV可将所述第一电路电耦合到所述第二电路,且所述TSV的第二TSV可包含在所述第一TSV中检测到故障的情况下电绕过所述第一TSV以将所述第一电路耦合到所述第二电路的冗余TSV。
  • 冗余通路
  • [发明专利]使用延迟锁定回路(DLL)电路系统的存取命令延迟-CN202111004115.4在审
  • J·M·布朗;V·J·万卡雅拉 - 美光科技公司
  • 2021-08-30 - 2022-03-04 - G11C7/22
  • 本申请涉及使用延迟锁定回路DLL电路系统的存取命令延迟。存储器装置可具有存储器阵列和延迟锁定回路DLL电路,所述延迟锁定回路DLL电路调整与所述存储器阵列的存取操作相关联的信号。所述存储器装置还可包含控制器,所述控制器通过经由所述DLL电路的延迟电路系统发射用以存取所述存储器阵列的存取命令来延迟所述存取命令。这可致使当从所述延迟电路系统输出时所述存取命令被延迟第一持续时间。所述存取命令的延迟可使数据信号与所述存取命令对准,使得所述存取命令和系统时钟可致使锁存所述数据信号的合适的数据。
  • 使用延迟锁定回路dll电路系统存取命令
  • [发明专利]用于跟踪受害者行的设备和方法-CN202010472590.3在审
  • D·B·彭妮;J·M·布朗;N·J·迈尔;T·B·考尔斯;李继云 - 美光科技公司
  • 2020-05-29 - 2020-12-01 - G11C11/406
  • 本申请涉及用于跟踪受害者行的设备和方法。受害者行的地址能够基于在存储器中存取的行而确定。受害者地址能够进行存储,并且与每次受害者行“受害”时的计数相关联。当受害者行的所述计数达到阈值时,所述受害者行能够进行刷新,以保留存储在所述行中的数据。在所述受害者行刷新之后,所述计数能够重设。在存取受害者行时,也能重设所述计数。较近受害者行(例如,+/‑1)的所述计数的调整速率可以快于较远受害者行(例如,+/‑2)的计数的调整速率。这可以使较近受害者行的刷新速率高于较远受害者行的刷新速率。
  • 用于跟踪受害者设备方法
  • [发明专利]在DDR5 DRAM中调整到锁存路径的指令延迟-CN201880041776.4在审
  • D·D·维尔莫特;J·M·布朗 - 美光科技公司
  • 2018-04-16 - 2020-03-06 - G11C7/22
  • 存储器装置(10)可提供经配置以从例如处理器的用户电路接收控制信号及/或地址信号的通信接口。所述存储器装置(10)可采用可具有不同延时的不同信号路径接收及处理信号而导致时钟偏斜。此处在本申请案中论述的实施例涉及可通过添加最小化所述时钟偏斜的延迟而减少所述存储器装置(10)的特定响应时间的接口电路。举例来说,例如芯片选择路径的控制路径中的延迟可允许减小地址路径的延迟,且导致减少所述存储器装置(10)的存取时间。实施例还揭示可如何采用训练模式来进一步调整所述控制及/或地址路径中的所述延迟以减少常规操作期间的存取时间。
  • ddr5dram调整到锁存路径指令延迟

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