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[实用新型]一种射频信号转基带信号的PCBA模块-CN202021027024.3有效
发明人： 赖坤全 -专利权人：四川润泽经伟信息技术有限公司
申请日： 2020-06-08 - 公布日： 2020-12-11 - 主分类号： H04B1/30 文献下载
摘要：本实用新型涉及一种射频信号转基带信号的PCBA模块，属于卫星通信产品技术领域，集成在同一PCB板上的下述器件：BPF滤波器1、LNA放大器2、ATT衰减器3、混频器4、VGA信号放大器5、高速AD转换器6、第一FPGA控制器8、第二FPGA控制器7、SMA母头连接器11和FMC连接器12；BPF滤波器所接收的射频信号频率为950MHz~2150MHz；混频器4，与所述ATT衰减器3通信连接并将射频信号还原为基带信号；第二FPGA控制器用于接口和配置的管理及第一FPGA控制器资源不够时所分发的数据的解调译码；采用零中频方案，提供一种射频信号直接到基带信号，并进行解码的PCBA板；采用模块化设计，统一接口和封装，实现射频信号转基带信号功能在同一PCBA模块上高度集成，能够在设备上进行快速维修和更换。
一种射频信号基带 pcba 模块

[发明专利]控制接口转换电路-CN201711288640.7在审
发明人：肖红;赖坤全 -专利权人：四川赛狄信息技术股份公司
申请日： 2017-12-07 - 公布日： 2018-11-13 - 主分类号： G05F1/56 文献下载
摘要：本发明公开了控制接口转换电路，包括电平转换电路、倍频电路、差分信号电路、控制电路、整形电路、光耦继电器电路，PLC信号进入电平转换电路，所述倍频电路、差分信号电路、控制电路分别与电平转换电路连接，所述倍频电路与差分信号的电路连接，所述差分信号电路和控制电路分别与整形电路连接，所述整形电路与光耦继电器电路连接；所述电平转换电路用于将24V的PLC信号转换成直流伺服电机所接收的5V电平，倍频电路用于锁相倍频；差分信号电路用于抑制共模干扰信号；整形电路用于对信号波形进行整形；光耦继电器电路用于数字信号的传输。本发明通过倍频电路、控制电路以及差分信号电路将信号分离开，提高控制信号的脉冲频率。
差分信号电路倍频电路电平转换电路控制电路整形电路光耦继电器电路连接控制接口转换电路电路直流伺服电机差分信号干扰信号控制信号脉冲频率数字信号信号波形信号分离抑制共模整形倍频传输转换

[实用新型]控制接口转换装置的倍频电路-CN201721727566.X有效
发明人：肖红;赖坤全 -专利权人：四川赛狄信息技术股份公司
申请日： 2017-12-12 - 公布日： 2018-07-06 - 主分类号： H03L7/18 文献下载
摘要：本实用新型公开了控制接口转换装置的倍频电路，锁相环U1的12引脚与13引脚之间并联有电容C12和电容VC1；所述电容C6一端为信号输入端，其另一端连接锁相环U1的5引脚；所述锁相环U1的3引脚连接计数器U2的3引脚，计数器U2的1引脚连接计数器U3的6引脚，计数器U2的2引脚连接计数器U3的2引脚。本实用新型运用锁相环来跟踪锁定频率，并消除之间的频率误差，达到一种稳定值，从而提高了倍频电路信号的稳定性。
引脚计数器锁相环倍频电路电容本实用新型控制接口转换装置信号输入端频率误差一端连接并联锁定跟踪

[实用新型]一种控制接口转换装置-CN201721690247.6有效
发明人：肖红;赖坤全 -专利权人：四川赛狄信息技术股份公司
申请日： 2017-12-07 - 公布日： 2018-06-01 - 主分类号： G05F1/56 文献下载
摘要：本实用新型公开了一种控制接口转换装置，包括电平转换电路、倍频电路、差分信号电路、控制电路、整形电路、光耦继电器电路，PLC信号进入电平转换电路，所述倍频电路、差分信号电路、控制电路分别与电平转换电路连接，所述倍频电路与差分信号的电路连接，所述差分信号电路和控制电路分别与整形电路连接，所述整形电路与光耦继电器电路连接；所述电平转换电路用于将24V的PLC信号转换成直流伺服电机所接收的5V电平，倍频电路用于锁相倍频；差分信号电路用于抑制共模干扰信号；整形电路用于对信号波形进行整形；光耦继电器电路用于数字信号的传输。本实用新型通过倍频电路、控制电路以及差分信号电路将信号分离开，提高控制信号的脉冲频率。
差分信号电路倍频电路电平转换电路控制电路整形电路光耦继电器本实用新型电路连接控制接口转换装置电路直流伺服电机差分信号干扰信号控制信号脉冲频率数字信号信号波形信号分离抑制共模整形倍频传输转换

[发明专利]控制接口转换装置的倍频模块-CN201711316999.0在审
发明人：肖红;赖坤全 -专利权人：四川赛狄信息技术股份公司
申请日： 2017-12-12 - 公布日： 2018-03-16 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了控制接口转换装置的倍频模块，包括锁相环U1、计数器U2、计数器U3、电容C1、电容C2、电容C6、电容C7、电容C8、电容C11、电容C12、电容VC1、电位器RW2、三极管Q1、电阻R3、电阻R4、电阻R5、电阻R6、电阻R7、电阻R8、电阻R9，所述锁相环U1采用NE564，计数器U2、计数器U3均采用74LS393；锁相环U1的12引脚与13引脚之间并联有电容C12和电容VC1；所述电容C6一端为信号输入端，其另一端连接锁相环U1的5引脚；所述锁相环U1的3引脚连接计数器U2的3引脚，计数器U2的1引脚连接计数器U3的6引脚，技术其U2的2引脚连接计数器U3的2引脚。本发明运用锁相环来跟踪锁定频率，并消除之间的频率误差，达到一种稳定值，从而提高了倍频电路信号的稳定性。
控制接口转换装置倍频模块

[实用新型]一种基于FPGA的信号处理卡装置-CN201620897826.7有效
发明人：肖红;赖坤全;周禄清;马健涛 -专利权人：四川赛狄信息技术有限公司
申请日： 2016-08-18 - 公布日： 2017-05-03 - 主分类号： G06F13/20 文献下载
摘要：本实用新型公开了一种基于FPGA的信号处理卡装置，其特征在于包括FPGA1、FPGA2和FPGA3，FPGA1还与一个FMC接口连接，所述FMC接口的LA/HA/HB信号均以LVDS差分对连接至FPGA1，每对LVDS差分链路数据率可达1.25Gbps，FPGA1、FPGA2、FPGA3、FMC的JTAG串成菊花链形式，以避免总线竞争和阻塞，以保障本实用新型处理数据的高速率。本实用新型以三个FPGA构成核心部件，进行数据信号的处理，使本实用新型稳定性好，容量大，数据传输及处理速度快，功耗较小，且通用性好。
一种基于 fpga 信号处理装置

[实用新型]一种基于FPGA的多DSP处理器-CN201620806648.2有效
发明人：肖红;何凤义;赖坤全;江伟 -专利权人：四川赛狄信息技术有限公司
申请日： 2016-07-29 - 公布日： 2017-03-22 - 主分类号： G06F15/173 文献下载
摘要：本实用新型公开了一种基于FPGA的多DSP处理器，包括外壳，所述外壳内设置有DSP处理板，DSP处理板包括电源模块、DSP模块、时钟模块、FPGA模块和CPCI桥模块，电源模块为其它各模块供电，时钟模块为DSP模块提供时钟信号，DSP模块包括8块DSP芯片，每4块DSP芯片为一个DSP簇，每个DSP簇内的4块DSP芯片采用LINK口环形连接，DSP芯片的其它LINK口及外部总线连接FPGA模块，DSP簇之间经FPGA模块采用LINK口及总线进行连接，CPCI桥模块与FPGA模块连接。本实用新型具有处理大规模数据的能力，能够实现模块化、标准化设计，提高其通用性。
一种基于 fpga dsp 处理器

[发明专利]一种基于FPGA的信号处理卡系统-CN201610683230.1有效
发明人：肖红;赖坤全;周禄清;马健涛 -专利权人：四川赛狄信息技术有限公司
申请日： 2016-08-18 - 公布日： 2016-12-21 - 主分类号： G06F13/20 文献下载
摘要：本发明公开了一种基于FPGA的信号处理卡系统，其特征在于：包括FPGA1、FPGA2和FPGA3，FPGA1和FPGA2的型号均为XC7VX690T‑2FFG1927I，FPGA3的型号为XC6SLX100‑2FG484I，FPGA1和FPGA2之间通过4组独立的GTH x4连接，每条lane的线速可达3.125Gbps，FPGA1和FPGA3之间通过至少20对LVDS并行连接，FPGA2和FPGA3之间通过至少20对LVDS并行连接，FPGA3可对FPGA1和FPGA2进行启动配置和在线加载，FPGA1还与一个FMC接口连接，所述FMC接口的LA/HA/HB信号均以LVDS差分对连接至FPGA1，每对LVDS差分链路数据率可达1.25Gbps，FPGA1、FPGA2、FPGA3、FMC的JTAG串成菊花链形式，以避免总线竞争和阻塞，以保障本发明处理数据的高速率。本发明以三个FPGA构成核心部件，进行数据信号的处理，使本发明稳定性好，容量大，数据传输及处理速度快，功耗较小，且通用性好。
一种基于 fpga 信号处理系统

[发明专利]一种基于FPGA的多DSP处理器系统-CN201610606195.3有效
发明人：肖红;何凤义;赖坤全;江伟 -专利权人：四川赛狄信息技术有限公司
申请日： 2016-07-29 - 公布日： 2016-11-02 - 主分类号： G06F15/173 文献下载
摘要：本发明公开了一种基于FPGA的多DSP处理器系统，包括外壳，所述外壳内设置有DSP处理板，DSP处理板包括电源模块、DSP模块、时钟模块、FPGA模块和CPCI桥模块，电源模块为其它各模块供电，时钟模块为DSP模块提供时钟信号，DSP模块包括8块DSP芯片，每4块DSP芯片为一个DSP簇，每个DSP簇内的4块DSP芯片采用LINK口环形连接，DSP芯片的其它LINK口及外部总线连接FPGA模块，DSP簇之间经FPGA模块采用LINK口及总线进行连接，CPCI桥模块与FPGA模块连接。本发明具有处理大规模数据的能力，能够实现模块化、标准化设计，提高其通用性。
一种基于 fpga dsp 处理器系统

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