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[发明专利]用于高速缓冲存储标签压缩的方法及设备-CN201680026963.6有效
发明人：亨利·阿瑟·佩尔兰三世;托马斯·菲利普·施派尔;托马斯·安德鲁·萨托里乌斯;迈克尔·威廉·莫罗;詹姆斯·诺里斯·迪芬德尔费尔;肯尼思·艾伦·多克瑟尔;迈克尔·斯科特·麦克勒瓦伊内 -专利权人：高通股份有限公司
申请日： 2016-04-08 - 公布日： 2021-02-05 - 主分类号： G06F12/0855 文献下载
摘要：一种存储器结构使用加索引标签压缩结构来压缩存储器标签的部分。所述存储器标签的高阶位集合可存储在所述加索引标签压缩结构中，其中所述高阶位集合是由索引值识别。标签阵列存储所述存储器标签的低阶位集合及识别所述标签压缩结构中存储所述存储器标签的所述高阶位集合的条目的所述索引值。所述存储器标签可包括存储在数据阵列中的数据元素的存储器地址的至少一部分。
用于高速缓冲存储标签压缩方法设备

[发明专利]高性能除法及根计算单元-CN201680022871.0在审
发明人：迈克尔·托马斯·迪布里诺;肯尼思·艾伦·多克瑟尔;帕蒂克·苏尼尔·拉尔 -专利权人：高通股份有限公司
申请日： 2016-03-28 - 公布日： 2018-01-09 - 主分类号： G06F7/52 文献下载
摘要：系统及方法涉及除法/根计算单元。根据关于除法/根计算的斯维尼、罗伯森及托赫尔SRT算法的查找表存储在存储器中。与对应于除数/根估计的所选择列有关的信息存储在高速存储器中。使用所高速缓存的信息来迭代地执行除法/根计算以改进存取时间且减少在每次迭代时存取所述整个查找表的等待时间。在每一迭代中，基于当前部分余数从所述高速缓存信息确定商/根，且基于所述商/根、所述除数/根估计以及所述当前部分余数而产生下一部分余数。
性能除法计算单元

[发明专利]除法和根计算以及快速结果格式化-CN201680022523.3在审
发明人： 肯尼思·艾伦·多克瑟尔;迈克尔·托马斯·迪布里诺;帕蒂克·苏尼尔·拉尔 -专利权人：高通股份有限公司
申请日： 2016-03-21 - 公布日： 2018-01-02 - 主分类号： G06F5/01 文献下载
摘要：系统和方法涉及被除数除以除数以及快速结果格式化。确定所述被除数和所述除数的前导符号位的计数。基于所述被除数和所述除数的相应的前导符号位的计数归一化所述被除数和所述除数，以相应地获得经归一化的被除数和经归一化的除数。所述除法的商的有效商位的精确数目基于所述经归一化的被除数、所述经归一化的除数以及所述被除数和除数的前导符号位的所述计数，且用以基于此精确数目确定所述商的前导位的正确位置。通过将所述前导位放置在所述正确位置处或附近且将较低有效位附加到所述前导位的右侧来产生所述商。因此，在格式化所述结果时避免每一迭代中的左移位和较大的最终移位。
除法计算以及快速结果格式化

[发明专利]用于在微处理器中进行选择性重命名的方法和设备-CN201480038318.7有效
发明人：阿尼尔·克里希纳;桑迪普·苏雷什·纳瓦达;尼凯特·库玛·乔杜里;迈克尔·斯科特·麦克勒瓦伊内;托马斯·安德鲁·萨托里乌斯;罗德尼·韦恩·史密斯;肯尼思·艾伦·多克瑟尔 -专利权人：高通股份有限公司
申请日： 2014-07-11 - 公布日： 2017-12-26 - 主分类号： G06F9/38 文献下载
摘要：本文揭示了用于允许乱序处理器重用在用的物理寄存器的方法和设备。所述方法和设备使用标识符，如令牌和/或在重命名映射表RMT和物理寄存器堆PRF中的其他标识符以指示是否允许或禁止将指令结果写入物理寄存器中。
用于微处理器进行选择性重命名方法设备

[发明专利]用于反规格化操作数的基于模式的乘加处理器-CN201310025986.3无效
发明人： 肯尼思·艾伦·多克瑟尔;帕蒂克·苏尼尔·拉尔 -专利权人：高通股份有限公司
申请日： 2007-04-27 - 公布日： 2013-06-05 - 主分类号： G06F7/499 文献下载
摘要：本申请涉及用于反规格化操作数的基于模式的乘加处理器。在反规格化支持模式中，使用浮点加法器的规格化电路来规格化或反规格化浮点乘法器的输出。以推测方式将每一浮点乘法指令转换为乘加指令，其中将加数强制为零。此保留乘积的值，同时使用浮点加法器的规格化电路规格化或反规格化所述乘积。如果所述操作数将不产生非规格化中间乘积或反规格化最终乘积，那么(例如)通过操作数转发来抑制所述加法操作。另外，用具有零加数的乘加指令取代每一非融合浮点乘加指令，且将具有原始乘加指令的加数的浮点加法指令插入到指令流中。如果非规格化中间结果或反规格化最终结果将不发生，那么可将所述加数恢复到所述乘加指令并将所述加法指令转换为NOP。
用于规格化作数基于模式处理器

[发明专利]用于基于动态可改变延迟来执行处理器指令的方法和设备-CN200780030283.2无效
发明人：杰拉尔德·保罗·米夏拉克;肯尼思·艾伦·多克瑟尔 -专利权人：高通股份有限公司
申请日： 2007-08-16 - 公布日： 2009-08-05 - 主分类号： G06F9/38 文献下载
摘要：指令执行延迟在系统设计已结束之后是可改变的，因此使所述系统能够动态考虑影响指令执行的各种情况。在一些实施例中，通过待由处理系统执行的应用程序确定动态延迟。在其它实施例中，通过分析先前执行的指令的历史来确定所述动态延迟。在另外其它实施例中，通过评估可用于给定应用程序的处理资源来确定所述动态延迟。无论如何，可以每一指令、多个指令或应用程序为基础动态地改变所述延迟。可通过确定用于一个或一个以上指令的第一集合的第一延迟值和用于一个或一个以上指令的第二集合的第二延迟值来控制处理器指令执行。基于所述相应延迟值来延迟所述指令集合的执行。
用于基于动态改变延迟执行处理器指令方法设备

[发明专利]用于反规范操作数的基于模式的乘法-加法处理器-CN200780016370.2无效
发明人： 肯尼思·艾伦·多克瑟尔;帕蒂克·苏尼尔·拉尔 -专利权人：高通股份有限公司
申请日： 2007-04-27 - 公布日： 2009-05-20 - 主分类号： G06F7/499 文献下载
摘要：在反规范支持模式中，使用浮点加法器的规范化电路来规范化或反规范化浮点乘法器的输出。以推测方式将每一浮点乘法指令转换为乘法-加法指令，其中加数被迫零。此保留乘积的值，同时使用所述浮点加法器的规范化电路规范化或反规范化所述乘积。如果所述操作数将不产生非规范中间乘积或反规范最终乘积，那么(例如)通过操作数转发来抑制所述加法操作。另外，用具有零加数的乘法-加法指令取代每一非融合浮点乘法-加法指令，且将具有原始乘法-加法指令的加数的浮点加法指令插入到指令流中。如果非规范中间结果或反规范最终结果将不发生，那么可将所述加数恢复到所述乘法-加法指令并将所述加法指令转换为NOP。
用于规范作数基于模式乘法加法处理器