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- [发明专利]除以整数常数的浮点除法-CN202311153353.0在审
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乔纳斯·卡伦;山姆·艾略特
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畅想科技有限公司
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2019-08-21
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2023-10-27
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G06F7/535
- 一种用于确定比率x/d的二进制逻辑电路，其中x是可变整数输入，所述二进制逻辑电路包括：模数单元的对数树，每个模数单元都被配置为对于x中的相应块位置a和b来计算x[a：b]mod d，其中b＞a，块位置的编号从x的最高有效比特增大到x的最低有效比特，所述模数单元被布置为使得所述对数树的M‑1个模数单元的子集为所有m∈{1，M}提供x[0：m]mod d，并且，基于任何给定的模数单元都会引入1的延迟：所有所述模数单元都在#imgabs0#的延迟包络内布置在所述对数树中；并且，模数单元的所述子集的超过M‑2u以最大延迟#imgabs1#布置，其中2u是恰好小于M的2的幂。
- 除以整数常数浮点除法
- [发明专利]除以整数常数的浮点除法-CN201910774064.X有效
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乔纳斯·卡伦;山姆·艾略特
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畅想科技有限公司
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2019-08-21
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2023-09-29
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G06F7/535
- 一种用于确定比率x/d的二进制逻辑电路，其中x是可变整数输入，所述二进制逻辑电路包括：模数单元的对数树，每个模数单元都被配置为对于x中的相应块位置a和b来计算x[a:b]mod d，其中ba，块位置的编号从x的最高有效比特增大到x的最低有效比特，所述模数单元被布置为使得所述对数树的M‑1个模数单元的子集为所有m∈{1,M}提供x[0:m]mod d，并且，基于任何给定的模数单元都会引入1的延迟：所有所述模数单元都在#imgabs0#的延迟包络内布置在所述对数树中；并且，模数单元的所述子集的超过M‑2u以最大延迟#imgabs1#布置，其中2u是恰好小于M的2的幂。
- 除以整数常数浮点除法
- [发明专利]处理器的高效数据选择-CN202310728076.5在审
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西蒙·尼尔德;托马斯·罗斯
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畅想科技有限公司
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2018-01-16
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2023-09-12
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G06T1/20
- 本申请公开了处理器的高效数据选择。公开了一种用于多个流水线的方法，每个流水线包括：处理元件，所述处理元件具有第一输入和第二输入；以及第一线和第二线，其中所述流水线的至少一者包括第一逻辑和第二逻辑，第一逻辑和第二逻辑可操作以选择相应线使得数据分别接收于第一输入处和第二输入处，所述方法包括：选择第一模式并且对于至少一个流水线：选择该流水线的第一线和所述第二线使得该流水线的处理元件经由该流水线的第一线和第二线接收数据，第一线能够供应不同于第二线的数据；或选择第二模式并且对于至少一个流水线：选择另一流水线的线；选择至少一个流水线的第二线；以及在第二线处供应与第一线相同的数据。
- 处理器高效数据选择
- [发明专利]图像数据压缩-CN202010847036.9有效
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保罗·希金博特姆;马克·杰克逊普尔弗;赛义德·阿哈迈德
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畅想科技有限公司
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2020-08-21
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2023-09-08
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H04N19/42
- 本公开涉及图像数据压缩。本发明提供了用于压缩图像数据块以满足目标压缩水平的计算机实施的方法和压缩单元，该方法包括：对于一个或多个通道中的每个通道：(i)为块确定通道的原点值；(ii)确定表示数据值与为块确定的通道的原点值之间的差的差值；以及(iii)确定用于无损地表示用于块的通道的差值中的最大差值的第一位数。使用为一个或多个通道中的每个通道确定的第一位数，确定一个或多个通道中的每个通道的相应的一个或多个第二位数，一个或多个第二位数被确定使得用相应的一个或多个第二位数表示一个或多个通道的差值中的每个差值满足用于压缩图像数据块的目标压缩水平以及形成压缩数据。
- 图像数据压缩
- [发明专利]处理器的高效数据选择-CN201810039495.7有效
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西蒙·尼尔德;托马斯·罗斯
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畅想科技有限公司
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2018-01-16
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2023-07-21
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G06T1/20
- 本申请公开了处理器的高效数据选择。公开了一种用于多个流水线的方法，每个流水线包括：处理元件，所述处理元件具有第一输入和第二输入；以及第一线和第二线，其中所述流水线的至少一者包括第一逻辑和第二逻辑，第一逻辑和第二逻辑可操作以选择相应线使得数据分别接收于第一输入处和第二输入处，所述方法包括：选择第一模式并且对于至少一个流水线：选择该流水线的第一线和所述第二线使得该流水线的处理元件经由该流水线的第一线和第二线接收数据，第一线能够供应不同于第二线的数据；或选择第二模式并且对于至少一个流水线：选择另一流水线的线；选择至少一个流水线的第二线；以及在第二线处供应与第一线相同的数据。
- 处理器高效数据选择
- [发明专利]除法合成-CN201711032975.2有效
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托马斯·罗斯
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畅想科技有限公司
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2017-10-30
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2023-06-20
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G06F7/496
- 一种用于根据舍入方案确定比率x/d的二进制逻辑电路，其中x是位长度w的变量整数输入，并且d是2n±1形式的固定正整数，该二进制逻辑电路被配置成将比率形成为多个位片，位片共同表示比率，其中二进制逻辑电路被配置成根据用于计算输入x的相应位选择的mod(2n±1)的第一模运算以及根据对进位位的检查来生成每个位片，其中二进制逻辑电路被配置成响应于该检查，选择性地将进位位与第一模运算的结果相组合。
- 除法合成
- [发明专利]利用扩展变换级掩码的图形处理系统-CN202010078243.2有效
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罗伯特·布里格;约翰·豪森;杨喜乐
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畅想科技有限公司
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2020-01-29
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2023-04-18
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G06T15/20
- 一种用于生成渲染输出的图形处理系统，所述系统包括几何结构处理逻辑和光栅化逻辑。所述几何结构处理逻辑包括：第一变换逻辑，其配置成将多个未变换图元变换成多个已变换图元，所述第一变换逻辑配置成实施生成一个或多个子图元的一个或多个扩展变换级；图元块生成器，其配置成将所述多个已变换图元分成多个群组，并且针对每个群组生成未变换图元块，所述未变换图元块包括(i)标识与所述群组中的所述已变换图元相关的所述未变换图元的信息，以及(ii)用于所述一个或多个扩展变换级中的至少一个扩展变换级的扩展变换级掩码，其指示针对在所述未变换图元块中标识的所述未变换图元生成的所述子图元，所述子图元将用于生成所述渲染输出。所述光栅化逻辑包括：第二变换逻辑，其配置成根据用于所述一个或多个扩展变换级中的所述至少一个扩展变换级的扩展变换级掩码而基于未变换图元块将所述多个未变换图元重新变换成所述已变换图元；以及配置成渲染所述已变换图元以生成所述渲染输出的逻辑。
- 利用扩展变换掩码图形处理系统
- [发明专利]用于数据变换组件的硬件设计的验证-CN202011050578.X有效
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萨姆·埃利沃特
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畅想科技有限公司
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2020-09-29
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2023-04-11
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G06F30/367
- 本公开涉及用于数据变换组件的硬件设计的验证。本文描述了用于验证主数据变换组件的硬件设计的方法和系统。主数据变换组件表示为数据变换组件的分层集合，包括(i)不具有子代的多个叶数据变换组件，(ii)父数据变换组件，包括子数据变换组件。方法包括：(a)对于多个叶数据变换组件，响应于多个测试输入事务而生成预期输出事务；以及(b)对于父数据变换组件，使用形式验证工具在形式上验证父数据变换组件的抽象硬件设计的实例化响应于多个测试输入事务而生成预期输出事务。父数据变换组件的抽象硬件设计用对应的抽象组件表示父数据变换组件的子数据变换组件，对应的抽象组件被配置为针对对子数据变换组件的特定输入事务产生特定输出事务。
- 用于数据变换组件硬件设计验证
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