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[发明专利]半导体集成电路装置-CN201810058855.8有效
发明人： 田中贵英 -专利权人：富士电机株式会社
申请日： 2018-01-22 - 公布日： 2023-09-08 - 主分类号： H01L27/06 文献下载
摘要：本发明提供能够抑制本相中的误动作的半导体集成电路装置。在p‑型的半导体基板(30)的正面的表面层设有被HVJT(23)分离，且构成高侧电路区(21)的多个n型阱区(33)。在n型阱区(33)的内部，沿着大致矩形的n型阱区(33)的三个边(33a、33d、33b)选择性地设置有p型分离区(35)，在n型阱区(33)的被p型分离区(35)包围的区域配置有高侧驱动电路(12)。另外，在n型阱区(33)的内部，沿着n型阱区33的配置有p型分离区(35)的边(33a、33d、33b)以外的边(33c)设有第一VB拾取区(36)。至少一组相邻的n型阱区(33)的配置有第一VB拾取区(36)的边(33c)彼此隔着相间区域(24)(p型扩散区34)对置。
半导体集成电路装置

[发明专利]半导体装置-CN202211348076.4在审
发明人： 田中贵英 -专利权人：富士电机株式会社
申请日： 2022-10-31 - 公布日： 2023-06-09 - 主分类号： H01L27/06 文献下载
摘要：本发明提供一种半导体装置，能够抑制HVIC中由浪涌电压引起的电平转换元件的误动作。半导体装置具备：第一导电型的基体(1)；第二导电型的阱区(12)，其设置在基体上，形成有高电位侧电路；第二导电型的耐压区(2)，其以包围阱区的周围的方式设置；电平转换元件(10a)，其具有设置在基体上的第二导电型的漂移区(6a)、设置在漂移区的上部的第二导电型的载体接收区(7a)、与漂移区相接地设置的第一导电型的基区(3)、设置在基区上的第一栅极电极(9a)、以及设置在基区的上部的第二导电型的载体供给区(8a)；第一导电型的分离区(5a)，其设置在基体上的耐压区与漂移区之间；以及第二栅极电极，其设置在分离区上。
半导体装置

[发明专利]半导体装置-CN201680024506.3有效
发明人： 田中贵英;山路将晴 -专利权人：富士电机株式会社
申请日： 2016-10-17 - 公布日： 2020-07-14 - 主分类号： H01L21/8234 文献下载
摘要：HVJT(103)由n‑型扩散区(3)与围绕其周围的第二p‑型分离区(5)之间的pn结形成的寄生二极管构成。n‑型扩散区(3)配置在作为高电位侧区(101)的n型扩散区(1a)与作为低电位侧区(102)的n型扩散区(2)之间，并将这些区域电分离。在n‑型扩散区(3)配置上拉电平用电平转换电路的nchMOSFET(104)。n‑型扩散区(3)配置成围绕n型扩散区(1a)的周围，且使配置有nchMOSFET(104)的区域(6a)向内侧突出的平面布局。配置有nchMOSFET(104)的nchMOS区(6a)的高浓度区域间距离L1比寄生二极管(105)的高浓度区域间距离L2长。由此，能够提高半导体装置的可靠性。
半导体装置